(실험 보고서)JFET 공통 소스 증폭기 실험 및 시뮬레이션

소개글

(실험 보고서)JFET 공통 소스 증폭기 실험 및 시뮬레이션에 대한 보고서 자료입니다.

목차

1. 목적

2. 이론

3. JFET 공통 소스 증폭기 P-spice 시뮬레이션 수행 결과

4. 시뮬레이션 결과

본문내용

됩니다. 즉 FET내부의 채널이 포화된 상태가 되는 것입니다. 여기서 동작점을 어디에 두느냐에 대한 문제인 것 같은데, 일반적은 리니어로 동작을 시킬 때는 GATE전압에 따른 Id증가가 선형인 부분에서만 사용해야 하기 때문에 그 구간은 극히 좁습니다. 따라서 이 부분에서는 0점을 중심으로 -,+ 모두 선형구간이므로 0V bias를 걸어도 잘 동작을 합니다. 물론 위에서 설명한 것처럼 0V를 중심으로 좁은 구간에서는 가능하지만 +쪽으로 가면 포화가 되기 때문에 입력 신호가 너무 높으면 출력신호 중 +쪽이 뭉글어 지는 왜곡이 발생합니다.
이때는 소스 쪽에 저항을 넣는 방법을 사용하면 됩니다. Vg = 0V일때 Idss가 흐르기 때문에 소스저항을 달면 소스전압이 올라가고 결국 Vgs는 -전압이 걸리는 것입니다.. 즉 동작점을 0V이하로 만들고 싶다면 소스에 저항을 붙여주면 되는 것이죠. 여기서 발생하는 부작용으로는 이득이 감소하게 되는데, 그에 대한 대책은 소스저항과 병렬로 콘덴서를 달아주면 교류적인 이득은 보상을 시킬 수 있습니다.
BJT와 JFET의 비교
3. JFET 공통 소스 증폭기 P-spice 시뮬레이션 수행 결과
회로도 )
시뮬레이션 결과 )

키워드

JFET,   BJT,   JFET공통소스증폭기 ,   기초전자 실험,   기초전기 실험,   전자회로 실험,   FET