VHDL 반감산기 결과보고서

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없음

본문내용

실험제목: 전가산기,감산기 결과보고서
(결과보고서)
1. 예비조사 및 실험 내용의 이해
1.1 감산기란?
반가산기, 전가산기, 이진병렬가산기는 덧셈을 수행하는 반면, 반감산기,
전감산기는 뺄셈을 수행하는 회로를 말한다. 반감산기 회로에서는 X-Y를
계산하여 두 수의 차이(difference) D와 윗자리로부터의 자리빌림(borrow)
Bo을 출력하고, 전감산기에서는 X-Y-Bi(Bi는 아래자리로 빌려준 자리빌림을
의미)를 계산하여 출력 D(차이)와 윗자리로부터 빌려올 자리빌림 Bo를
내보낸다.
1.2 반감산기, 전감산기, 8bit 가산기를 모델링 한다.
8bit 가산기는 구조적 모델링을 이용해 미리 짜두었던 전가산기를
불러와서 적용하면 된다.
2. 시험내용 및 결과
2.1 전가산기
2.1.1 자료흐름 모델링
2.1.2 구조적 모델링
2.2 반감산기
2.2.2 자료흐름 모델링
2.2.1 동작적 모델링
2.3 전감산기
2.3.1 동작적 모델링
2.4 <8-bit> substracter
3. 결과 검토 및 의견
수차례 반복으로 모델링 기법을 익히고 나니 하나의 논리회로를 구현하는
시간도 줄어들었고 동작기능을 보면 무엇을 이용해야할지 대충 감이 왔다.
역시 제일 간단한 자료흐름 모델링은 복잡한 구성으로 갈수록 효용도가
떨어지는듯 하다. 조합논리회로에는 기본적인 논리회로로 구성된 것들이
많기 때문에 구조적 모델링, 즉 component문을 사용해서 미리 짜둔 회로를
불러내어 사용하는 방법이 아주 유용하게 쓰일것이다.
이제까지는 1비트 끼리의 가감산을 해왔는데 비트에 번호를 부여함으로서
8비트의 가산기를 만들어보았다. 이 또한 적용을 하여 아주 큰 비트의
가감산기를 만들 수 있을것이다.

키워드

VHDL,   반감산기,   감산기,   결과보고서