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(공주대학교 디지털 가상실험실)
6)http://princess.kongju.ac.kr/DigitalMain/dvlec/textbook/chap06/digital06_frame.htm
(가산기, 감산기에 대한 전반적 이론과 소자들의 데이터시트 자료)
3. Datasheet 1.실험 제목
2.실험 목적
3.실험 이론
4.결과 예상치
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감산기 그림
<그림 1 - 반감산기>
<그림 2 - 전감산기>
일반적으로 뺄셈은 보수의 덧셈으로 변환하여 수행할 수 있다. 예를 들어 뺄셈 A-B는 A+(B의 2보수)와 같이 B에 대한 2의 보수(2\'s complement)를 취하여 A에 더함으로써 계산할 수 있다.
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다는 단점을 갖는다. 따라서 아주 고속의 연산속도가 필요한 회로에서는 Look-ahead Carry 가산기와 같은 회로가 사용된다.
<그림 1-3 4비트 이진병렬가산기>
반가산기, 전가산기, 이진병렬가산기는 덧셈을 수행하는 반면, 반감산기, 전감산기
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감산기와 가산기를 구하는 회로
예측 : SUB입력이 0일 때와 1일 때가 달라진다. 0일 때는 가산기, 1일 때는 감산기다. 입력 A4,A3,A2,A1과 B4,B3,B2,B1을 입력하면 가산기일 때는(SUB가 0일 때) 2진수를 더해준다. 거기서 올림이 발생하면 C4 LED가 켜진다.
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감산기(Adder & Subtracter)
실습 날짜 : 10월 4일
목적 : 4비트의 가감산기를 이해하고 회로도를 설계하여 그 기능과 수행과정을 익힌다.
회로도
＿고찰
4비트 가감산기의 설계는 위 회로도와 같이 설계가 가능하다.
4비트 가감산기의 진리표
제어입
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