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감산기 그림
<그림 1 - 반감산기>
<그림 2 - 전감산기>
일반적으로 뺄셈은 보수의 덧셈으로 변환하여 수행할 수 있다. 예를 들어 뺄셈 A-B는 A+(B의 2보수)와 같이 B에 대한 2의 보수(2\'s complement)를 취하여 A에 더함으로써 계산할 수 있다.
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일 때에만 1이 된다.
(a) 회로도
(b) 블럭도
그림 2-1 반감산기
표 2-2 전감산기 진리표
입력
출력
X
Y
Z
D
B
0
0
0
0
0
0
0
1
1
1
0
1
0
1
1
0
1
1
0
1
1
0
0
1
0
1
0
1
0
0
1
1
0
0
0
1
1
1
1
1
전감산기(全減算器 : Full Subtractor)는
바로 윗 단의 위치에서 빌린 Z를 고려하여
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감산기를 구현하기 위해서는 하나는 차를 발생시키는데 사용되고, 다른 하나는 자리올림수를 발생시키는데 사용된다.
B A Ci
Subtract
Borrow
0 0 0
0
0
0 0 1
1
1
0 1 0
1
0
0 1 1
0
0
1 0 0
1
1
1 0 1
0
1
1 1 0
0
0
1 1 1
1
1
예비보고서
1. 1. Decoder와 Demultiplexer 회로를
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실험제목: 전가산기,감산기 결과보고서
(결과보고서)
1. 예비조사 및 실험 내용의 이해
1.1 감산기란?
반가산기, 전가산기, 이진병렬가산기는 덧셈을 수행하는 반면, 반감산기,
전감산기는 뺄셈을 수행하는 회로를 말한다. 반감산기 회로에서는
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예비보고서와 실험전 시뮬레이션 결과물과 실험 결과는 일치하였고, 이론적 지식을 실제 실험을 통해 증명할 수 있었다.
실험결과, 예비보고서와 사전 시뮬레이션을 통해 얻은 결과와 비교하여 보았을 때 가산기와 감산기(Adder & Subtractor)을
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