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Multiplexer)
○ 디멀티플렉서
○ 전가산기( Full adder )
○ 전감산기 ( Full subtractor )
● 예비보고서
1. 1. Decoder와 Demultiplexer 회로를 비교, 설명하라.
2. Enable 단자가 있는 2×4 decoder를 1×4 demultiplexer 로 변환하라
● 가상실험
1. <그림 5-2>와 같
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일 때에만 1이 된다.
(a) 회로도
(b) 블럭도
그림 2-1 반감산기
표 2-2 전감산기 진리표
입력
출력
X
Y
Z
D
B
0
0
0
0
0
0
0
1
1
1
0
1
0
1
1
0
1
1
0
1
1
0
0
1
0
1
0
1
0
0
1
1
0
0
0
1
1
1
1
1
전감산기(全減算器 : Full Subtractor)는
바로 윗 단의 위치에서 빌린 Z를 고려하여
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Multiplexer SN74151을 이용하여 전가산기를 설계하라.
A
B
Ci
Subtract(1Y)
Borrow(2Y)
0
0
0
0
0
0
0
1
1
1
1
0
0
1
0
1
0
1
0
0
0
1
0
1
1
0
1
1
0
1
1
1
0
0
0
1
1
1
1
1
2. < 그림 5-6 > 과 같이 동작하는 Demiltiplexer를 설계하라. ● 결과 값
1. 실험 1 의 결과를 기입하라.
2
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사 용되고, 다른 하나는 자리빌림을 발생시키는데 사용된다
B
A
Ci
Subtract
Borrow
0
0
0
0
0
0
0
1
1
1
0
1
0
1
0
0
1
1
0
0
1
0
0
1
1
1
0
1
0
1
1
1
0
0
0
1
1
1
1
1
전감산기 진리표
3.예비과제
(1)Decoder와 Demultiplexer 회로를 비교, 설명하라.
디코더는 코드화된 입력을
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예비보고서와 실험전 시뮬레이션 결과물과 실험 결과는 일치하였고, 이론적 지식을 실제 실험을 통해 증명할 수 있었다.
실험결과, 예비보고서와 사전 시뮬레이션을 통해 얻은 결과와 비교하여 보았을 때 가산기와 감산기(Adder & Subtractor)을
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