Full subtracter,Fulladder (결과)

목차

[ 실험결과 ]

[ 토의 ]

본문내용

) 전가산기의 캐리 C0
X + Y + Ci의 캐리 C0
○ 출력파형
(3) 반가산기로 구성된 전가산기
X + Y + Ci
○ 출력파형
(4) 2-비트 병렬 2진 가산기
○ 출력파형
(5) 4-비트 2진 전가산기와 2의 보수를 이용한 4-비트 2진 전감산기
○ 출력파형
○ 진리표
2진수
A + B + C0 = 합
10진수
A+B=S
1
1010
0101
0
0
1111
15
2
1010
0011
0
0
1101
13
3
1111
0110
0
1
0101
21
4
1111
1111
0
1
1110
30
2진수
A - B = 합
10진수
A-B=D
1
1010
0101
1
0101
5
2
1010
0011
1
0111
7
3
1111
0110
1
1001
9
4
1111
1111
1
0000
0
5
0101
1010
0
1011
-5
[ 토의 ]
(1) 의 실험에서는 Boole 대수방정식의 회로의 결과값과 EOR 회로의 결과값이 동일하게 출력 되었고, (2)의 실험에서는 전가산기 회로에서는 2-input 입력값이 모두 high 일때 low값이 나오고, 올림수가 발생하는데, 입력 3개 에서도 역시 입력 2개 이상이 high 값일때 올림수가 발생하였다. 2-비트 전가산기, 전감산기가 아닌 4-비트 전가산기, 전감산기 실험을 하였는데 직접 이진수 덧셈을 하는 것과 같이 두 수를 합하였을 때 올림수와 이진수 나머지자릿수까지 실험결과가 나왔다. 2진수 차 에서는 내림수가 발생하였다. 회로를 구성하는데 있어서 정리가 안되서 실험하는데 약간의 어려움을 겪었다.
Full adder와
Full subtracter
(결과)

키워드

Full subtracter,   Fulladder,   실험레포트