|
Full-Adder
X
Y
Ci
S
X
Y
Bi
D
0
0
0
0
0
1
Full-Subtractor
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
표 8-2E
Full-Adder
X
Y
Ci
S
Full-Subtracter
X
Y
Bi
D
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
표 8-3.E
X
Y
Ci
C0
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
표 8-4.E
X
Y
Ci
S
C0
0
0
0
0
0
1
0
1
0
|
|
|
때 올림수와 이진수 나머지자릿수까지 실험결과가 나왔다. 2진수 차 에서는 내림수가 발생하였다. 회로를 구성하는데 있어서 정리가 안되서 실험하는데 약간의 어려움을 겪었다.
Full adder와
Full subtracter
(결과) [ 실험결과 ]
[ 토의 ]
|
|
|
구성된 전가산기
X + Y + Ci
○ 예상 출력 파형
(4) 2-비트 병렬 2진 가산기
○ 예상 출력 파형
(5) 4-비트 2진 전가산기와 2의 보수를 이용한 4-비트 2진 전감산기
○ 예상 출력 파형
Full adder와
Full subtracter
(예비) [ 실험목적 ]
[ 이론 및 예측 ]
|
|
|
Subtracter 결과파형
1) Ripple-Carry Adder와 거의 유사한 형태이다. RCA에서의 Carry가 빌림수 bo, sum과 d가 각각 새로 Matching되었다.
2) RCA와 마찬가지로 Binary파형과 Unsigned Decimal Number파형을 동일한 입력조건하에 출력하여 결과 확인을 수월하게 하였다.
|
|
|
full_adder is
port(a, b, cin : in std_logic;
sum, cout : out std_logic);
end full_adder;
architecture behav of full_adder is
begin
process(a, b, cin)
begin
sum <= a xor b xor cin;
cout <= (a and b) or (a and cin) or (b and cin);
end process;
end behav;
■ 1비트 Full Subtracter
library ieee;
use
|
|
메뉴펼치기
