Full subtracter,Fulladder (예비)

목차

[ 실험목적 ]

[ 이론 및 예측 ]

본문내용

[ 실험목적 ]
① 전가산과 전감산의 산술 연산을 수행할 수 있는 논리 회로의 설계를 익힌다.
[ 이론 및 예측 ]
(1) 전가산기의 합과 전감산기의 차
X + Y + Ci의 합 S
X - Y - Bi의 차 D
① Boole 대수 방정식에 의한 전가산기의 합과 전감산기의 차
○ 예상 출력 파형
② EOR 논리를 이용한 전가산기의 합과 전감산기의 차
○ 예상 출력 파형
- Boole 대수방정식의 회로의 결과값과 EOR 회로의 결과값이 동일하게 출력 되었다.
(2) 전가산기의 캐리 C0
X + Y + Ci의 캐리 C0
○ 예상 출력 파형
- 전가산기 회로에서는 2-input 입력값이 모두 high 일때 low값이 나오고, 올림수가 발생하는데, 입력 3개 에서도 역시 입력 2개 이상이 high 값일때 올림수가 발생하였다.
(3) 반가산기로 구성된 전가산기
X + Y + Ci
○ 예상 출력 파형
(4) 2-비트 병렬 2진 가산기
○ 예상 출력 파형
(5) 4-비트 2진 전가산기와 2의 보수를 이용한 4-비트 2진 전감산기
○ 예상 출력 파형
Full adder와
Full subtracter
(예비)

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Full subtracter,   Fulladder,   실험레포트