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full_sub s2(a[2], b[2], b1[1], d[2], b1[2]);
full_sub s3(a[3], b[3], b1[2], d[3], b1[3]);
full_sub s4(a[4], b[4], b1[3], d[4], b1[4]);
full_sub s5(a[5], b[5], b1[4], d[5], b1[5]);
full_sub s6(a[6], b[6], b1[5], d[6], b1[6]);
full_sub s7(a[7], b[7], b1[6], d[7], Bo);
endmodule
4. 파형 및 분석
* Ripp
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Carry 발생 없이(Carry=0) en 개의 숫자가 가산될 경우, 가산 시간은 하나의 전가산기에 Data bit가 입력되어 Sum출력이 생길 때까지 소요되는 전파 시간과 같게 된다.
[그림1] Worst Carry 전파 지연을 보여주는 4-bit 병렬 2진 Ripple-Carry Adder 1. 병렬 2진
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Ripple Adder / Carry Lookahead adder
◎ Carry Ripple Adder
> 비트 벡터로 구성된 두 개의 입력을 받을 때, 하위 비트의 덧셈 과정에서 carry가
발생하여 상위 비트의 adder에 carry in으로 들어가는 가산기
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sll, sla,
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Ripple Carry Adder
장점 : ① 1bit Full Adder 1개를 만들어 놓으면 module로 사용이 가능하다.
② 코드가 짧아서 단순하다.
단점 : ① carry 전달 과정에서 delay가 생긴다. bit가 커지면 연산이 길어진다. 만약에 64bit만 되도 carry 전달을 63번을 해야 한다.
Carr
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ripple carry 방식의 가산기를 구성하라.
한 누산기에서 다음 누산기로 자리 올림을 하는 것
4. <그림 3-4>와 다른 회로의 전가산기를 구성하라. ●실험 목적
●실험 원리
○ 반가산기 (Half-Adder, HA)
○ 전가산기 (Full-Adder, FA)
○ 반감산
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