2진병렬가산기, 3상태버퍼

소개글

2진병렬가산기, 3상태버퍼에 대한 보고서 자료입니다.

목차

1. 이진병렬가산기

< 시뮬레이션 결과 >

< H/W 확인 >

< 동작 확인 >

2. 3상태버퍼 실습

< 시뮬레이션 결과 >

< H/W 확인 >

< 동작 확인 >

본문내용

REPORT
<이진병렬 가산기, 3상태버퍼>
1. 이진병렬가산기
- 이진병렬가산기란?
복수개의 비트들로 구성된 2진수 2개를 더해 결과를 출력하는 조합회로로, 전가산기들을
차례로 연결하여 아랫단의 자리올림 출력이 윗단의 자리올림 입력으로 들어가도록 구성
됨. n개의 전가산기를 연결하면 n비트로 구성된 2개의 2진수를 더할 수 있는 이진병렬
가산기를 쉽게 구성할 수 있음. 그러나 이와 같은 이진병렬가산기는 아랫단의 계산이 완
료되어야만 그 자리올림을 윗단이 입력으로 받아 계산을 할 수 있으므로 전체 계산시간
이 많이 걸린다는 단점을 갖음
- entity bUFFER_lsi is
port ( a : in STD_LOGIC;
,b : in STD_LOGIC;
,y : out STD_LOGIC);
end bUFFER_lsi;
architeature Behavioral of bUFFER_lsi is
begin
Y <= A when B='1' else 'Z';
end Behavioral;
< 시뮬레이션 결과 >
< H/W 확인 >
NET a LOC=P67; # 버튼 1번
NET b LOC=P63; # 버튼 2번
NET y LOC=P139; # LED 1번
a <= '0'; b <= '0';
wait for 100 ns;
a <= '0'; b <= '1';
wait for 100 ns;
a <= '1'; b <= '0';
wait for 100 ns;
a <= '1'; b <= '1';
wait for 100 ns;
< 동작 확인 >
2. 3상태버퍼 실습
entity two_bit_lsi is
port ( a : in std_logic_vector(1 downto 0);
,b : in std_logic_vector(1 downto 0);
,c : out std_logic_vector(1 downto 0);
,s : out std_logic_vector(1 downto 0));
end two_bit_lsi;
architeature Behavioral of two_bit_lsi is
signal TMP : std_logic_vector(2 downto 0);
begin
TMP <=('0' & a)+('0' & b);
c(1) <= TMP(2);
c(0) <= A(0) and B(0);
s <= TMP(1 downto 0);
end Behavioral;
- 3상태버퍼란?
논리 소자의 gkskfhTJ 3가지 출력상태를 갖는 논리소자
입력을 바로 하는 것, 반대로 하는 것 두 가지 상태로 나눔
제어 입력 S는 데이터 입력 단자 A와 출력단자 X사이의 회로를 조절하는 역할을 함
< 시뮬레이션 결과 >
a와 b를 더하면 각 값이 나오지만 a의 2와 b의 2를 더하면 0이 나오게 되는 3상태버퍼

< H/W 확인 >
16가지의 경우로 나타낼 수 있음
A <= "00";
B <= "00";
Wait for 100 ns;
A <= "00";
B <= "01";
Wait for 100 ns;
A <= "00";
B <= "10";
Wait for 100 ns;
A <= "00";
B <= "11";
Wait for 100 ns;
A <= "00";
B <= "00";
Wait for 100 ns;
.
.
.
NET A<1> LOC =P67;
NET A<0> LOC =P63;
NET B<1> LOC =P62;
NET B<0> LOC =P61;
NET S<1> LOC =P139;
NET S<0> LOC =P138;
NET C<1> LOC =P136;
NET C<0> LOC =P135;
< 동작 확인 >

키워드

2진병렬,   가산기,   3상태,   버터,   2진벙렬가산기,   3상태버퍼,   VHDL