[디지털시스템(Verilog)] Address Generator, PC Calculation Unit, Branch Handler 예비보고서

소개글

[디지털시스템(Verilog)] Address Generator, PC Calculation Unit, Branch Handler 예비보고서에 대한 보고서 자료입니다.

목차

① Address generator

② PC Caculation Unit

③ Branch Handler

본문내용

우)
OP[1:0]
OP[2]
00
01
11
10
0
0
0
0
1
1
0
1
1
1
Boolean algebra formulation으로 나타내면
OP[0]' OP[1] + OP[0] OP[2]
각 Boolean algebra formulation은 NOT, AND, OR 게이트를 이용하여 구현할 수 있다.
실험에 대비하여 실제 코딩을 해 보았다.
Boolean algebra formulation을 각 게이트 소자들을 이용하여 gate level로 구현하였다.
flags의 종류에 따른 결과값을 wire g로
출력하고, g[2:0]와 임의의 값 1bit를
함께 4to1 MUX로 입력시켜, flags를
select bit으로 한 결과값을 g[3]으로 출력한다. 이 g[3]과 enable값을 AND 게이트를 통과시키면 최종 출력값이 나오게 된다.
설계된 모듈은 다음을 만족해야 한다. (아래는 Karnaugh map의 형태가 아니다)
op
flags
0
1
2
3
4
5
6
7
0
0
0
1
1
1
0
0
1
1
0
1
0
1
0
1
0
1
2
0
0
1
0
0
1
1
1
시뮬레이션 결과는 다음과 같다.
모든 결과가 위의 표를 만족하고 있음을 알 수 있다.

키워드

디지털시스템,   Verilog,   Address Generator,   PC Calculation Unit,   Branch Handler,   PICO Processor,   디지털시스템실험,   디씨실험