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전문지식 28건

	[디지털시스템] 32-bit Adder-Substracter 결과보고서 실험의 코드가 거의 동일하므로, 의미가 없다고 판단하여 지면상 생략하였다.) ① 32-bit 2's Complement Unit의 시뮬레이션 결과 ② 32-bit Subtracter의 시뮬레이션 결과 ③ 32-bit Adder-Subtracter의 시뮬레이션 결과 ④ 32-bit Carry Select Adder의 시뮬레이 디지털시스템 서브트랙터, 애더 Adder, [디지털시스템] 32-bit Adder-Substracter 결과보고서,	페이지 3페이지 가격 2,000원 등록일 2011.10.02 파일종류 한글(hwp) 참고문헌 없음 최근 2주 판매 이력 없음
	[디지털시스템(Verolog)] Multiplexer & Logical Unit 결과보고서 실험결과'에 나타내었다. 첫 번째 시뮬레이션 결과값은 sign값이 0인, logical shift의 결과값이다. right shift가 이루어진 후, MSB에 0이 추가된 것을 알 수 있다. 두 번째 결과값은 sign값이 1인, arithmetic shift의 결과값이다. right shift가 이루어진 후, MSB 디지털시스템 Multiplexer, Verilog Logical Unit, [디지털시스템(Verolog)] Multiplexer & Logical Unit 결과보고서,	페이지 3페이지 가격 2,000원 등록일 2011.10.02 파일종류 한글(hwp) 참고문헌 없음 최근 2주 판매 이력 없음
	[디지털시스템] TTL 기본 실습 결과보고서 어딘가가 끊어져 전류가 흐르지 못한다던지, 실험 1의 문제처럼 게이트의 Input과 Output을 담당하는 핀의 고장이과 같은 시스템의 하드웨어적인 문제일 가능성이 있는 것으로 추측된다. 실험 ① NOT게이트 구성 실험 ② 1-bit full adder 설계 디지털시스템 TTL, Verilog Oscilloscope, [디지털시스템] TTL 기본 실습 결과보고서,	페이지 3페이지 가격 1,500원 등록일 2011.10.02 파일종류 한글(hwp) 참고문헌 없음 최근 2주 판매 이력 없음
	[디지털시스템(Verilog)] Execution Combination Top 결과보고서 오류를 해결할 수 없었다. 실험 시간에 다루었던 범위의 내용과 실력으로는 수정하기 어려운 내용이리라는 것을 추측하는 것만이 가능할 뿐, 수정이 불가능했다. ① Execution Combination Top의 시뮬레이션 결과 ① Execution Combination Top의 구현 디지털시스템 Execution Combination Top, PICO Processor ECT, [디지털시스템(Verilog)] Execution Combination Top 결과보고서,	페이지 4페이지 가격 1,700원 등록일 2011.10.02 파일종류 한글(hwp) 참고문헌 없음 최근 2주 판매 이력 없음
	[디지털시스템] Verilog 기본 실습(32-bit full adder) 결과보고서 10469이다. 두 번째 연산 은 캐리값이 1이므로, 734+9734+1=10469로 두 번째 연산 또한 정확함을 확인할 수 있다. 실험 ① 1-bit full adder 구현 ◈방법 1. 직접 설계(게이트레벨 설계) ◈방법 2. half adder를 이용한 설계 실험 ② 32-bit full adder 구현 디지털시스템 32-bit full adder, Verilog ModelSim, [디지털시스템] Verilog 기본 실습(32-bit full adder) 결과보고서,	페이지 3페이지 가격 2,000원 등록일 2011.10.02 파일종류 한글(hwp) 참고문헌 없음 최근 2주 판매 이력 없음

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