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sign값이 1인, arithmetic shift의 결과값이다. right shift가 이루어진 후, MSB에 1이 추가된 것을 알 수 있다. 실험 ① 128 to 4 MUX의 시뮬레이션 결과
실험 ② Logical Unit들의 시뮬레이션 결과
실험 ① 128 to 4 MUX의 설계
실험 ② Logical Unit들의 설계
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다.
32개의 input I와 5개의 selection input S를 잡고, output은 Y로 두었다.
5개의 not 게이트와, 32+32 총 64개의 and게이트의 output과 input 배열은 위의 코드와 같다.
위의 코딩 방법은 각 게이트를 그대로 소스 안에 포함시킨 게이트레벨 코딩이며, 실제 실
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half word to
word) unsigned>
<op=15(flag set)>
<op=16(move byte)>
<op=17(move half word)>
실제로 결과값을 살펴보면
모든 연산이 정확함을
확인할 수 있다. ① Arithmetic Logical Unit의 시뮬레이션 결과
① Arithmetic Logical Unit의 설계
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예비보고서 작성시에는 수정하지 못하였다.
따라서 위의 모듈에서 사용된 branch handler이 수정되어야 정확한 모듈이 완성된다.
기타 input 및 output에 대한 설명은, 모듈 내 주석의 내용과 같다. ① Data Mapping Unit
② Execution Combination Top
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. (아래는 Karnaugh map의 형태가 아니다)
op
flags
0
1
2
3
4
5
6
7
0
0
0
1
1
1
0
0
1
1
0
1
0
1
0
1
0
1
2
0
0
1
0
0
1
1
1
시뮬레이션 결과는 다음과 같다.
모든 결과가 위의 표를 만족하고 있음을 알 수 있다. ① Address generator
② PC Caculation Unit
③ Branch Handler
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