[디지털시스템] 32-bit Adder-Substracter 결과보고서

소개글

[디지털시스템] 32-bit Adder-Substracter 결과보고서에 대한 보고서 자료입니다.

목차

① 32-bit 2's Complement Unit의 시뮬레이션 결과
② 32-bit Subtracter의 시뮬레이션 결과
③ 32-bit Adder-Subtracter의 시뮬레이션 결과
④ 32-bit Carry Select Adder의 시뮬레이션 결과

① 32-bit 2's Complement Unit의 설계
② 32-bit Subtracter의 설계
③ 32-bit Adder-Subtracter의 설계
④ 32-bit Carry Select Adder의 설계

본문내용

위 16bits를 결정한다.
C = 0인 경우, 'wire P'의 값이 output Sum의 상위 16bits가 되고,
C = 1인 경우, 'wire Q'의 값이 output Sum의 상위 16bits가 된다.
MUX 'm1'은, 'wire C'의 값을 판별하여 알맞은 전체 연산의 carry out을 결정한다.
C = 0인 경우, 'Z[0]'의 값이 output Cout이 되고,
C = 1인 경우, 'Z[1]'의 값이 output Cout이 된다.
시뮬레이션 결과는 첫 페이지에 나타내었으며, 테스트벤치 파일은 생략한다.
(테스트벤치 파일의 경우, 모듈 호출시의 포트 리스트 작성과, 각각의 input값의 입력에만 주의한다면 모든 실험의 코드가 거의 동일하므로, 의미가 없다고 판단하여 지면상 생략하였다.)

키워드

디지털시스템,   애더,   서브트랙터,   Adder,   Substracter,   32-bit Adder-Substracter,   디씨실험,   디지털시스템실험