[디지털시스템] Verilog 기본 실습(32-bit full adder) 결과보고서

소개글

[디지털시스템] Verilog 기본 실습(32-bit full adder) 결과보고서에 대한 보고서 자료입니다.

목차

실험 ① 1-bit full adder 구현
◈방법 1. 직접 설계(게이트레벨 설계)
◈방법 2. half adder를 이용한 설계

실험 ② 32-bit full adder 구현

본문내용

은 십진수 13과 1175의 덧셈이 되고(carry=0), 두 번째 연산은 십진수 734와 9734의 덧셈이 된다(carry=1).
결과값은 첫 페이지에 나타내었다.
첫 번째 연산에서 십진수 13은 이진수 1101, 십진수 1175는 10010010111로 정확히 표현되었으며, 결과값인 10010100100을 십진수로 환산해보면 1188로 첫 번째 연산은 정확함을 확인할 수 있다.
두 번째 연산에서 십진수 734는 이진수 1011011110, 십진수 9734는 이진수 10011000000110로
정확히 표현되었으며, 결과값인 10100011100101을 십진수로 환산해보면 10469이다. 두 번째 연산
은 캐리값이 1이므로, 734+9734+1=10469로 두 번째 연산 또한 정확함을 확인할 수 있다.

키워드

디지털시스템,   Verilog,   32-bit full adder,   ModelSim,   32-bit adder,   모델심,   디지털시스템실험,   디씨실험