7세그먼트

본문내용

7 is
signal CLK_4M : std_logic :='0';
signal RSTB : std_logic;
signal SEG : std_logic_vector(6 downto 0);
signal DIGIT : std_logic_vector(5 downto 0);
component seg_7
port(
CLK_4M, RSTB : in std_logic;
SEG : out std_logic_vector(6 downto 0);
DIGIT : buffer std_logic_vector(5 downto 0)
);
end component;
begin
u0 : seg_7
port map(CLK_4M, RSTB, SEG, DIGIT);
CLK_4M <= not CLK_4M after 1 ns;
RSTB <= '0', '1' after 15 ns;
end tb_behave;
파형
《7-Segment》
- 파형에 나오지 않는 카운트 변수(variable cnt)를 signal로 선언해 줘야함.
- rising_edge (CLK_4M) 과 CLK_4M'event and CLK_4M='1' 은 모두 클락 상승신호.
- 분주 변화에 따른 신호 활성화 시간 차이 확인.

키워드

7세그먼트,   세그먼트,   공학