비동기카운터 클럭

본문내용

rst, cnt_out=>out1, clk_out=>clk2);
u3 : cnt_4
port map(clk=>clk2, rst=>rst, cnt_out=>out2, clk_out=>clk3);
u4 : cnt_4
port map(clk=>clk3, rst=>rst, cnt_out=>out3, clk_out=>clk4);
end behave;
ASYNC_CNT Test Bench
Library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
entity tb_sync_cnt is
end tb_sync_cnt;
architecture tb_behave of tb_sync_cnt is
signal clk0 : std_logic :='1';
signal rst : std_logic :='0';
signal out0 : std_logic_vector(3 downto 0);
signal out1 : std_logic_vector(3 downto 0);
signal out2 : std_logic_vector(3 downto 0);
signal out3 : std_logic_vector(3 downto 0);
component async_cnt
port(
clk0 : in std_logic;
rst : in std_logic;
out0 : buffer std_logic_vector(3 downto 0);
out1 : buffer std_logic_vector(3 downto 0);
out2 : buffer std_logic_vector(3 downto 0);
out3 : buffer std_logic_vector(3 downto 0)
);
end component;
begin
u1 : async_cnt
port map(clk0, rst, out0, out1, out2, out3);
clk0 <= not clk0 after 5 ns;
rst <= '1' after 5 ns;
end tb_behave;
파형
《CNT_4》
- Temporary signal을 사용하지 않아 Error 발생.
- cnt_out, clk_out을 buffer로 선언하지 않고 out으로 선언해 Error발생.
《ASYNC_CNT》
- 이전에 코딩하였던 Full adder에서 Half adder를 연결하는 source와 비슷하다고 생각해 참조하여 코딩.
- 별다른 문제없었음.

키워드

비동기카운터 클럭,   공학,   설계