ch6.digital(디지털) 연산회로, ch7 ff

목차

1. 그림 8의 4-bit even-parity generator/checker 실험회로를 결선하시오. D0, 1, 2, 3 입력에 1=H(5V) 와 0=L(0V)의 조합을 인가하고 Switch SW의 ON/OFF 상태에 따른 P와 Y를 측정하여 다음 표를 완성하시오.

2. 실험순서 1의 결과를 보고 Parity generator/checker 의 효과를 쓰시오.


F/F 관련이론

□ 정 의

□ 종 류

본문내용

- 타이밍도
○ J-K 플립플롭
- 정 의
R-S 플립플롭과 AND 게이트로 구성되며, R-S 플립플롭의 금지조건이 해결된다. 즉, 입력 J, K에 모두 1이 입력되면 현재상태의 반전된 출력을 얻을 수 있어 안정된 상태를 유지할 수 있도록 한 것이다.
- 내부구조
- 진리표
CK
J
K
Qn+1
비고
0
x
x
Qn
불변
1
0
0
Qn
불변
1
0
1
0
리셋
1
1
0
1
셋
1
1
1
n
반전
- 타이밍도
○ D 플립플롭
- 정 의
R-S 플립플롭 또는 J-K 플립플롭을 변형시킨 것으로 데이터 입력 신호가 그대로 출력에 전달된다. D 플립플롭은 데이터의 일시적인 보존이나 지연 작용 등에 사용할 수 있다
- 내부구조
-진리표
CK
D
Qn+1
비고
0
X
Qn
불변
1
0
0
리셋
1
1
1
셋
- 타이밍도
○ T 플립플롭
- 정 의
J-K 플립플롭을 변형 시킨 것으로 입력에 펄스 신호가 인가되면 출력이 반전동작을 한다. 즉, 클럭 펄스 2개가 입력되면 1개의 펄스가 출력(2분주)되므로 2진 계수 등의 카운터 회로에 주로 사용한다.
- 내부구조
- 진리표
CK
D
Qn+1
비고
0
X
Qn
불변
1
0
Qn
불변
1
1
n
반전
- 타이밍도

키워드

실험,   디지털,   연산회로,   ff,   F/F 이론