[Verilog프로그래밍]D래치, 플리플롭, shift register

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[Verilog프로그래밍]D래치, 플리플롭, shift register에 대한 보고서 자료입니다.

본문내용

dge clk) begin
q[3]<=e;
q[2]<=q[3];
q[1]<=q[2];
q[0]<=q[1];
end
endmodule
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module shift4(clk, e, q);
input clk, e;
output [3:0] q;
reg [3:0] q;
always @(posedge clk) begin
q[0]<=q[1];
q[1]<=q[2];
q[2]<=q[3];
q[3]<=e;
end
endmodule
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(3) 앞의 shift register를 blocking 할당문을 사용하여 설계할 때에 어떠한 문제가 발생할 수 있는 지를 말하시오.
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module shift4(clk, e, q);
input clk, e;
output [3:0] q;
reg [3:0] q;
always @(posedge clk) begin
q[0]=q[1];
q[1]=q[2];
q[2]=q[3];
q[3]=e;
end
endmodule
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module shift4(clk, e, q);
input clk, e;
output [3:0] q;
reg [3:0] q;
always @(posedge clk) begin
q[3]=e;
q[2]=q[3];
q[1]=q[2];
q[0]=q[1];
end
endmodule
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nonblocking의 경우 RHS의 값들을 계산한 후 LHS 변수를 갱신함으로써 문장들의 순서에 영향을 받지 않는다. 따라서 case1, case2의 경우가 모두 같다.
하지만 blocking의 경우는 다르다. 첫 번째 case의 경우는 종속 관계가 없어 nonblocking과 다를 것이 없지만 두 번째의 case에서는 서로 종속관계가 되어 clk이전의 값을 사용해야 되는데 clk이후의 값을 쓰는 꼴이 된다 따라서 shift되지 못한다.

키워드

Verilog,   조건문,   shift register,   플리플롭,   D래치