Logic gates-TTL gates와 deMorgan의 법칙

소개글

Logic gates-TTL gates와 deMorgan의 법칙에 대한 보고서 자료입니다.

목차

1. NAND gate로 꾸민 gate
2. Exclusive-OR (XOR) gate
3. open collector gates
4. Propagation Delay (전달 지연)와 rising time

본문내용

3.4. 이제 2 개의 open collector NOR gate를 사용하여 그림 6 (b)와 같이 회로를 꾸민다.
3.5. 표 5과 같이 입력을 바꾸어 가며 그 출력을 살펴보아 표를 완성한다. 이 결과는 AND-OR-INVERT의 기능임을 알 수 있을 것이다.
그림 5. open collector TTL gate
A
B
C
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표 4. open collector NAND 진리표
A
B
C
D
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표 5. wired-AND의 진리표
4. Propagation Delay (전달 지연)와 rising time
4.1. 7404의 6개의 inverter gate를 직렬로 연결하여 propagation time 및 rising time, falling time을 측정하고자 한다.
4.2. 우선 그림 7과 같이 회로를 구성한다. 이 때 square pulse는 0 V에서 5 V가 되도록 조절한다.
4.3. 입력을 oscilloscope의 Ch.l에 연결하고 출력은 Ch.2에 연결한다. tngger는 tee connector를 써서 ext. trig.에 연결하거나 Ch.l을 사용한다. 측정하기 좋은 상태가 되도록 주파수를 바꾸어 입출력 신호를 동시에 scope에 비춘다.
4.4. scope 화면의 신호를 그림 8에 그려 본다. 이 때 scope의 setting을(예: X축 : 0.5 μsec/div, Y축 : 2 V/div등) 반드시 기록하여야 한다.
X축 : 0.2·μs/div Y축: 2V/div
그림 8. propagation delay 측정
4.5. 입출력 신호의 시간 차이(ΔT)를 gate 수로 나누어 준 것이 gate 당 지연 시간이다. gate 당 지연 시간을 구한다. (그림 9 참조)
4.6. gate 하나만을 사용하여 사각파를 입력시키고 그 출력에서 신호의 변화를 scope로 살펴본다. 신호가 0에서 1로 변할 때의 rising edge와 1에서 0으로 변할 때의 falling edge에서의 두 신호의 모양을 그림 10에 그려 본다.
4.7. 일반적으로 rising time은 신호가 최대값의 10 %에서 90 %로 변하는 시간을 말한다. falling time은 그 반대이다. (그림 11 참조) rising time 또는 falling time을 구한다.
4.8. 이를 바탕으로 하여 이 TTL에 쓸 수 있는 최대 주파수를 추측하여 본다. 보통 TTL(74xx)의 경우 약 1 MHz, Schottky TTL(74LSxx)의 경우 약 10 MHz 정도이다.
X축 : 1μs/div Y축 : 2V/div
C. 결론 및 토의
실험 1에서 NOT A와 NOT B AND 연산의 NOT은 OR 연산과 같음을 보였다. 실험 2에서는 XOR 연산을 다른 형태로 표현하는 것을 직접 확인할 수 있었고, 그 회로를 그려보았다. 실험 3의 표 5에 대한 실험 결과는 A와 B, C와 D를 XOR 연산 한 값의 NOT 형태의 결과가 나왔다. 실험 4의 지연시간은 0.2div*0.2μs/div=0.04μs이고, rising time tr은 0.6div*1μs/div=0.6μs, falling time tf또한 0.6div*1μs/div=0.6μs이다. 한편 최대 주파수는 1/(tr+tf) 이므로, 1/(1.2*10-6)833333Hz=833kHz가 된다.

키워드

Logic gates,   TTL gates,   deMorgan의 법칙,   NAND gate,   XOR gate,   Exclusive-OR gate,   Propagation Delay,   전달 지연,   rising time,   Logic gate