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실험과정 Pspice로 구현
제목 : 실험 24. 중첩의 정리
1. 실험 목적
(1) 중첩의 정리를 실험적으로 입증한다.
2. 관련이론
“전기, 전자 회로에서 여러 개의 전원을 포함할 때 회로 내의 임의의 한 점을 흐르는 전류(혹은 두 점 사이의 전위차)는 모
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: 실험 23. 평형 브리지 회로
1. 실험 목적
2. 실험과정 Pspice로 구현
3. 실험 결과
제목 : 실험 24. 중첩의 정리
1. 실험 목적
2. 실험과정 Pspice로 구현
3. 실험 결과
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회로에 인가되는 전압을 표에 기록한다.
7. 위의 회로를 기본으로 하여 설계된 회로를 구성하고, 전압과 전류를 측정하여 기록한다.
5. 내용 출처
교과서 : 기초전기회로실험 -Zbar/Rockmaker/Bates(Seventh Edition), 네이버 백과사전 1. 실험 목적
2.
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(1) 브레드 보드에 그림과 같이 전압원 (DC Power Supply) 과 제너 다이오드 그리고 저항을 연결한다.
(2) 준비된 실험용 전선을 이용하여 그림과 같은 폐회로를 구성한다.
(3) 제너 다이오드에 의한 출력전압을 측정하고 관찰한 후 입력전압과 비교
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회로의 공진 주파수는 R에 영향을 받지 않으나, Q는 영향을 받는다. R이 증가하면 Q는 감소하고 주파수 폭은 증가한다. 또한 Q가 감소하면 L양단의 전압 V(L) 및 C 양단의 전압 V(C)가 감소하고, 따라서 전류도 감소한다. 실험1에서 커패시턴스가 터
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회로를 구성하고 R1 R2 V1 V2를 표 8-3에 지사한 대로 바꾸어 ab양단의 전압
{V}_{ab}
를 측정하여 기록하라.
그림 8-8
출처: 두산세계대백과 EnCyber
전기용어 대사전, 전기 기술 문화사, 김만영, 1979. 8. 25.
전기 전자 공학도를 위한 기초회로실험, 이능
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회로>
<트랜지스터의 전기적 특성>
<secondary sweep 대신 parametric sweep을 이용한 트랜지스터 특성그래프>
실습2. parametric 해석
<parametric 해석용 회로>
<simulation 결과> 실습1. dc 해석
과제 A: 동작점 분석
과제 B: 전달함수 해
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회로 구성시 사용하는 소자에 따른 전압 손실도 원인으로 볼 수 있다. 회로가 복잡해질수록 회로 중간 소자에 의해서 전압이 손실되는 경우들이 많다. 이번 실험에서 쓰인 OP-AMP는 접지단자, 바이어스 단자, 입・출력 단자, 그리고 저항 등
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clock를 B에 1을 넣었을 때 출력은 clock 의 반전이 나온다는 것을 보여주고 있다. 이 결과 값은 EX-OR 게이트와 똑같은 결과 값이다. 1. Exclusive OR 회로
2. De-Morgan의 정리
3. NAND gate를 이용한 기본논리회로
4. NOR gate를 이용한 기본논리회로
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회로가 증가함으로서 전류가 흐를 수 있는 경로가 증가하여 회로의 전도성을 증가시키기 때문이다. 그 결과 병렬회로 전체의 저항은 병렬로 연결된 어느 저항보다도 적은 값을 가지게 된다.
R = R1*R2/R1+R2
실험4
(1) 저항 R1-R3-R4의 루프를 흐르
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