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이 때, 15개의 111이 detect된 뒤에 멈추는가를 확인하고 그 뒤에는 아무것도 작동하지 않는지를 보았다. 그 뒤에 starsig 입력을 다시 주어 초기값으로 되돌려 동작함을 확인하였다.
startsig에 의해 starter에
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이 때, 15개의 111이 detect된 뒤에 멈추는가를 확인하고 그 뒤에는 아무것도 작동하지 않는지를 보았다. 그 뒤에 starsig 입력을 다시 주어 초기값으로 되돌려 동작함을 확인하였다.
startsig에 의해 starter에
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설계는 될 때까지 시간을 주시기 때문에 시험을 잘봐야 좋은 성적을 거둘 수 있습니다. 그러기에 이 자료를 참고하시고 소스에 대한 이해를 하시는 것이 도움이 많이 되리라고 생각합니다! zero detector해석
회로구현(state equation, outout equatio
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Sequence Detector 설계
<Verilog Code>
`timescale 1ns / 1ps // 1ns 기준으로 testbench 수행, 1ps는 rounding 한다.
module seq_det(seq_in,clk,rst_in,flag); // Module 설정( input, output )
input clk, rst_in; // 1bit 설정
input [3:0] seq_in; // 4bit 설정
output flag;
reg f
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1. 실험제목
Operational Amplifier & Diode
2. 실험목적
OP-Amp 와 Diode를 사용하여 미분기 및 적분기, OP-Amp Comparator, Active Peak Detector를 설계하고 각각의 특징에 대해 알아본다.
3. 실험장치
- Diode, Op-Amp
- Function Generator, Power Supply
- Oscil
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