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스위치를 열 때마다 1씩 증가하게 된다.
실험 2) Decoder 74LS138의 동작 이해
※ 실험 2 회로도 ※
※ S1, S2 00일 때 ※ ※ S1, S2 01일 때 ※
※ S1, S2 10일 때 ※ ※ S1, S2 11일 때 ※ 1. 실험목표
2. 관련이론
3. 데이터 시트
4. PSpice 시뮬레이션
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게이트(Logic Gate)
3. 조합논리회로
1) 특징
2) 반가산기(Half-Adder,HA)
3) 전가산기(Full-Adder,FA)
4) 디코더(Decoder)
5) 멀티플렉서(Multiplexer,MUX)
6) 디멀티플렉서(Demultiplexer)
4. 순서 논리회로
1) 플리플롭(Flip-Flop)
2) RS 플리플롭
3) JK 플리플롭
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멀티플렉서의 크기가 입력선의 개수로 정해지는 2n × 1장치
5) 디멀티플렉서(Demultiplexer) 한 개의 입력을 받아들여서 n개의 선택선에 의해 조절되는 2n개의 출력을 생성하는 회로 여러 곳에 클록 신호를 보내는 용도에 사용
⑵ 순서 논리회로플
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Encoder의 원리를 이해할수 있었고 이것을 응용
하여 10진수를 2진수로 변환시키는 10진2진인코더, 10진수를 BCD code로 변환
시킬수 있을 것이다.
네 번째 실험은 세 번째 실험의 Encoder의 반대되는 Decoder를 제작하는 실험으
로 Encoder의 Input과 Output을
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Multiplexer, Decoder, Register
1. Multiplexer
(1) Multiplexer
(2). Multiplexer의 회로도
(3). Multiplexer의 진리표
(4). Multiplexer의 Symbol
(5). Multiplexer의 특징
2. Decoder
(1) Decoder
(2) Decoder의 회로도
(3) Decoder의 진리표
(4) Decoder의 Symbol
(5) Decoder의 특징
3. Register
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통해 들어오는 신호를 선택신호의 제어에 따라 복수개의 출력중 하나로 내보내는 회로이다. <그림 13>에 1-to-4 디멀티플렉서 회로를 나타내었다.
<그림 13>. 1-to-4 디멀티플렉서 디코더
인코더
멀티플렉서
디멀티플렉서
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디코더로 구성된다. AND 게이트의 출력은 단일 OR 게이트에 인가되어 1선로의 출력을 이루게 된다. 멀티플렉서는 흔히 약자로 MUX라고 한다.
그림 7.2 4×1 MUX에 대한 논리 회로.
2. 디멀티플렉서(Demultiplexer)
디멀티플렉서(DMUX)는 멀티플렉서와 반대
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멀티플렉서와 디멀티플렉서 (Multiplexer & Demultiplexer)
MULTI PLEXER
회로구성
Multiplexer회로 Data 값
실험 분석
멀티플렉서에 대한 개념 이해
4x1 멀티플레서 Ic인 74HC153을 이용
74HC153의 Data Sheet구성 및 특성
디멀티플렉서(Demultiplexer)
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● 디코더(Decoder)
● 인코더 (Encoder)
● 7-세그먼트 표시기(Seven Segment Indicator)
○ 예비 보고서
결과보고서
○ 비고 및 고찰
○ 세그먼트의 원리
● 문제
● 고찰
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존재하는 1의 개수는 짝수, 0이면 데이터 선에 존재하는 1의 개수가 홀수이다. 1. 디코더(decoder)
2. 인코더(encoder)
3. 우선순위 인코더
4. 멀티플렉서
5. 가산기(adder)
1) 반가산기(half adder)
2) 전가산기(full adder)
6. 패리티 발생기
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