InverseQuentization Verilog

검색어 자동완성 닫기

고급 검색 X

고급 검색 열기

전문지식 32건

	[Verilog] Inverse Quentization을 수행하는 코드 로그램을 통해서 얻게된 값의 차이를 그래프로 그려봄으로써 알 수 있었다. 이러한 차이가 생기는 이유는 최하위 비트가 간혹 한비트식 다른 값을 나타내는 경우가 있었는데 이는 연산과정에서 유효숫자의 처리가 C와 Verilog가 반올림, 버림 InverseQuentization Verilog, IQ ,베릴로그, [Verilog] Inverse Quentization을 수행하는 코드,	페이지 25페이지 가격 3,000원 등록일 2010.09.10 파일종류 한글(hwp) 참고문헌 없음 최근 2주 판매 이력 없음
	베릴로그 과제 4.2에 a번 문제에서는 a, d, e는 blocking문으로 b, c는 nonblocking문으로 실행하였을 때, 어떤 시간에 실행되는지를 관찰하는 문제이다. 여기서 a는 blocking문이므로 3ns가 걸린 뒤에 실행하였고 a가 실행되고 나서야 다음 문장으로 넘어오고 nonblocking은 디지털시스템설계 레포트 디지털시스템설계 과제, 디지설 이찬호교수님과제 hw2, 베릴로그 과제,	페이지 149페이지 가격 1,000원 등록일 2015.10.12 파일종류 압축파일 참고문헌 없음 최근 2주 판매 이력 없음
	베릴로그를 이용한 벤딩머신(자판기) Vending Machine 15 보고서.hwp……………………………………………14p ▣ 전체 회로도 및 블록도 ▣ 주요기능 ▣ FSM 상태도 ▣ Data path 와 Control 회로 ▣ 핀번호 및 키패드 설정 ▣ 동작화면 ▣ verilog 코딩 베릴로그 자판기, 벤딩머신 텀프, 베릴로그를 이용한 벤딩머신(자판기) Vending Machine,	페이지 29페이지 가격 50,000원 등록일 2013.11.06 파일종류 압축파일 참고문헌 없음 최근 2주 판매 이력 없음
	베릴로그를 이용한 LCD 시계 or posedge key[5]) begin if(rst) h_time1 <= 8'd0010_0000; else if(key[5]) h_time1 <= 8'b0011_0000; else begin case(qh1) 4'd0 : h_time1 <= 8'b0011_0000; 4'd1 : h_time1 <= 8'b0011_0001; 4'd2 : h_time1 <= 8'b0011_0010; 4'd3 : h_time1 <= 8'b0011_0011; 4'd4 : h_time1 <= 8'b0011_0100; 베릴로그 lcd시계, verilog 텀프로젝트, 베릴로그를 이용한 LCD 시계,	페이지 22페이지 가격 12,000원 등록일 2014.01.07 파일종류 한글(hwp) 참고문헌 없음 최근 2주 판매 이력 없음
	베릴로그 자판기(FPGA) / Vending Machine 5'b00000;//리셋 led 모두 off else if(sum_coin > 9'd39) tea_led <= 5'b11111; //돈이 390원 이상, led 모두 On else if(sum_coin > 9'd34) tea_led <= 5'b11101; //돈이 340원 이상, 350,400원 차 On else if(sum_coin > 9'd24) tea_led <= 5'b01001; //돈이 240원 이상, 250원 차 led ON else Vending Machine 베릴로그, 자판기 FPGA, 베릴로그 자판기(FPGA) / Vending Machine,	페이지 22페이지 가격 15,000원 등록일 2013.11.06 파일종류 한글(hwp) 참고문헌 없음 최근 2주 판매 이력 없음

전문지식 전체보기