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전문지식 236건

5'b00000;//리셋 led 모두 off else if(sum_coin > 9'd39) tea_led <= 5'b11111; //돈이 390원 이상, led 모두 On else if(sum_coin > 9'd34) tea_led <= 5'b11101; //돈이 340원 이상, 350,400원 차 On else if(sum_coin > 9'd24) tea_led <= 5'b01001; //돈이 240원 이상, 250원 차 led ON else
  • 페이지 22페이지
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  • 등록일 2013.11.06
  • 파일종류 한글(hwp)
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, 진리표구현, 상태도구현 3.베릴로그구현 - module code 구현(모듈코드) - timing bench 구현(타이밍밴치) - 각 코드별 주석 설명되어있습니다. 4.타이밍도 - CLK(클럭)값에 의해 값이 바뀌고 타이밍밴치에의해 값이 설정되어 변하는값 확인가능
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  • 등록일 2014.06.21
  • 파일종류 피피티(ppt)
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15 보고서.hwp……………………………………………14p ▣ 전체 회로도 및 블록도 ▣ 주요기능 ▣ FSM 상태도 ▣ Data path 와 Control 회로 ▣ 핀번호 및 키패드 설정 ▣ 동작화면 ▣ verilog 코딩
  • 페이지 29페이지
  • 가격 50,000원
  • 등록일 2013.11.06
  • 파일종류 압축파일
  • 참고문헌 없음
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--lpm_add_sub CARRY_CHAIN="MANUAL" CARRY_CHAIN_LENGTH=48 DEVICE_FAMILY="Cyclone II" LPM_DIRECTION="SUB" LPM_WIDTH=1 cout dataa datab result --VERSION_BEGIN 9.1 cbx_cycloneii 2009:10:21:21:22:16:SJ cbx_lpm_add_sub 2009:10:21:21:22:16:SJ cbx_mgl 2009:10:21:21:37:49:SJ cbx_stratix 2009:10:21:21:22:16:
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  • 등록일 2010.11.09
  • 파일종류 압축파일
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베릴로그(verilog) HDL 시계 프로젝트 목차 1. 프로젝트 목적 2. 설계 및 분석 2-1 Alarm Clock Module 2-2 Alarm Clock Module Simulation Analysis 2-3 Stopwatch Module 2-4 Stopwatch Module Simulation Analysis 2-5 Clock Generator Module 2-6 Clock Generator Module Simulation Analysis
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  • 등록일 2025.06.11
  • 파일종류 워드(doc)
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논문 2건

설계 동기와 목적 전체 시스템 블록도 및 계층도 LCD display LED/7 Segment display 하드웨어 설계 통합 단위 모듈 테스트 H/W 구현 및 외관 제작 결론 설계 동기
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  • 발행일 2009.07.20
  • 파일종류 피피티(ppt)
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Verilog encoder <표4-1. Verilog encoder> module hamm_enc(in,out,reset); input [7:0] in; output [11:0] out; input reset; reg [11:0] out; integer i, j; always@(in or reset) begin if(reset) out = 0; else begin i=0; j=0; while((i<11)||(j<7)) begin while(i==0||i==1||i==3||i==7) begin out[i]=0
  • 페이지 24페이지
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  • 발행일 2009.12.08
  • 파일종류 한글(hwp)
  • 발행기관
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취업자료 23건

Verilog 및 VHDL을 활용한 RTL 설계 경험이 있으며, FPGA 프로젝트에서 FIR 필터 및 영상 처리 모듈을 설계한 경험이 있습니다. 3) 반도체 설계 엔지니어로서 해결해야 할 가장 큰 도전 과제는 무엇이라고 생각하십니까? 답변: 공정 미세화로 인한 전
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  • 등록일 2025.03.20
  • 파일종류 한글(hwp)
  • 직종구분 일반사무직
로그램을 어셈블리어로 변경하고, 다시 기계어로 번역하였습니다. 이후 직접 설계한 SRAM에 기계어 파일을 넣어주는 과정을 Testbench에서 진행하였고, 타이밍도를 분석하며 적은 clock으로 계산된 것을 확인하였습니다. [직무 관련 경험] 자신
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  • 등록일 2025.04.04
  • 파일종류 한글(hwp)
  • 직종구분 무역, 영업, 마케팅
소자에 중점을 두고 있습니다. 대학에서 전자공학을 전공하며 다양한 회로 설계 관련 과목을 수강하여 이론적 기초를 다졌습니다. 특히, SPICE 및 Verilog와 같은 도구를 활용하여 실제 회로를 설계하고 시뮬레이션하는 경험을 쌓았습니다. 인턴
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  • 등록일 2025.04.07
  • 파일종류 한글(hwp)
  • 직종구분 기타
Verilog와 SystemVerilog를 활용하여 회로 최적화를 실시했으며, 최종 결과물은 국내 대학회에서 우수상을 수상하였습니다. 이러한 경험들은 저에게 복잡한 회로를 분석하고 최적화하는 역량뿐만 아니라, 실무에서 요구하는 문제 해결 능력과 협업
  • 가격 3,000원
  • 등록일 2025.06.30
  • 파일종류 워드(doc)
  • 직종구분 일반사무직
로그 신호 처리와 디지털 시스템의 통합 설계에 대한 심도 있는 경험을 쌓을 수 있었습니다. 이 과정에서 Verilog 및 VHDL과 같은 하드웨어 기술 언어를 사용하여 복잡한 회로에 대한 모델링과 시뮬레이션을 수행하였고, 이를 통해 이론적 지식을
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  • 등록일 2025.06.24
  • 파일종류 워드(doc)
  • 직종구분 일반사무직
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