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박사과정 정우경 1. 캐쉬메모리 탄생
2. 캐쉬메모리 구조 및 동작 방법
3. 캐쉬메모리의 크기, 블록 사이즈 및 성능
4. 캐쉬메모리 설계방법
5. 캐쉬메모리 리플레이스 알고리즘
6. 쓰기 정책
7. 앞으로의 동향
8. 참고 자료
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캐쉬기억 장치
5.5.1 캐쉬의 크기
5.5.2 인출방식
5.5.3 사상방식
5.5.4 교체알고리즘
5.5.5 쓰기정책
5.5.6 다중캐쉬
제 6장 보조 저장장치
6.1 자기 디스크
6.1.1 디스크의 구조
6.1.2 디스크 액세스 시간
6.2 RAID
6.2.1 RAID 출현의 배경
6.2.2 RAID
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cache
System board당 각각 4GB memory - total 64GB memory
System board당 각각 2개의 64-bit Sbuses - 4개의 address buse
peak bus bandwidth - 12.2GB/s
UPA(Ultra Port Architecture)
local에 있는 process, memory, I/O channel을 연결하는 역할
Starfire System Board
Snoopy system bus
캐쉬간
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cache
Segment register
Descriptor cache
CS
Base address
Limit
Access
DS
"
"
"
ES
"
"
"
SS
"
"
"
FS
"
"
"
GS
"
"
"
System register
TR
Base address
Limit
Access
LDTR
"
"
"
GDTR
Base address
Limit
IDTR
"
" 1. 80x86 프로세서의 구조
2. 인텔 8086과 8088
3. 세그멘티드 메모리(segmented memory)
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메모리까지 전송이 되어지만 O/S는 블록들을 cache에서 캐쉬할 수 있다. 따라서 메인 메모리에서 전송을 받지 않고 cache로부터 전송을 받게 되므로 적중률(hit ratio)가 커진다면 시간을 줄일 수 있다.
12.10 In what situations would using memory as a RAM disk be
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