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aly IS PORT( Clock:INSTD_LOGIC; w :INSTD_LOGIC; Resetn:INSTD_LOGIC; z : OUTSTD_LOGIC); END mealy; ARCHITECTURE Behavior OF mealy IS TYPE State_type IS(A,B,C,D); SIGNAL y: State_type; BEGIN PROCESS(Resetn, Clock) BEGIN IF Resetn = \'0\' THEN y <= A; ELSIF(Clock\'EVENT AND Clock =\'1\') THEN CASE y
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  • 등록일 2013.08.07
  • 파일종류 한글(hwp)
  • 참고문헌 있음
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