2019년 2학기 전자회로2 설계 결과 보고서 - Multistage Amplifier Circuit Design

소개글

2019년 2학기 전자회로2 설계 결과 보고서 - Multistage Amplifier Circuit Design에 대한 보고서 자료입니다.

목차

Ⅰ. 설계 배경
A. 설계 작품의 독창성/창의성
B. 기대효과
C. 참고문헌

Ⅱ. 설계 결과
A. 개념도 또는 회로도 동작 설명
B. 회로 시뮬레이션 결과
C. 결과 고찰 및 문제점

본문내용

dB 이다.
실제로 회로를 네 회로를 연결하면 Voltage Gain = 90.441 dB가 된다.
3dB cutoff frequency fL = 100Hz, fH = 100kHz가 된다.
C. 결과 고찰 및 문제점
이론으로 얻은 전체 회로의 전압이득은 87.432 dB이고 실제로 회로를 연결해서 시뮬레이션 하여 얻은 전압이득은 90.441 dB이다. 이렇게 차이가 나는 이유는 우리가 이론적으로 고려하지 못한 전압 이득이 회로 내에 존재하기 때문이다. 하지만 이론으로 계산한 값과 시뮬레이션 한 값의 차이는 +3.009 dB 차이가 나는데 이는 3.44%의 오차를 보인다. 이정도의 오차는 감안할 수 있는 것으로, 실제 이론값보다 작게 나온 것도 아니고 더 큰 증폭률을 얻었으므로 회로 설계는 성공적으로 했다고 할 수 있겠다.
이 회로의 문제점은 마지막 단에 있는 current sink에 있는 저항 값을 크게 하여 소모 전력을 더 줄이지 못한다는 것과, 첫 단의 CS amplifier에서 bypass 커패시터의 값이 조금 큰 것이 문제점이다. Current sink의 저항 값을 올리지 못한 이유는 전체회로의 주파수 대역이 빗나가기 때문에 대역폭과 전력소모를 trade off 하였다. 이는 설계 조건인 500 mW에 충분이 충족되는 271 mW이기 때문에 전력소모를 증가시켜도 괜찮다고 판단했다. CS의 bypass 커패시터값은 저주파수에서 CS amplifier의 fZ를 결정하기 때문에 전체 회로의 fL = 100 Hz를 맞추기 위해서는 bypass 커패시터값을 크게 할 수 밖에 없었다.
설계 계획서에서는 아래의 총 세 단계로 설계를 계획하였다. 이 중에 두 번째 단의 Folded cascode 회로는 주어진 시간상 다루기에 어렵다고 판단하여 마지막단인 differential pair의 증폭률을 극대화시키기 위해 Opamp를 이용하여 신호를 손실 없이 전달하고, 두 채널 입력 신호의 위상을 반대(180°)가 되도록 하는 회로로 변경하였다.
마지막 단에는 RL의 값을 고려하여 출력이 잘 될 수 있고, 주파수 대역폭을 넓게 가져갈 수 있는 BJT의 Emitter follower를 추가하였다.
설계 프로젝트의 조건은 모두 완벽하게 맞추었다.
제한 조건
설계 작품
Circuit Elements
40 ea 미만
27 ea
Bandwidth
100 Hz ~ 100 kHz
100 Hz ~ 100 kHz
Input Resistance
Ri 100 kΩ
Ri = 100 kΩ
Overall Voltage Gain
Avm 50 dB
Avm = 90.44 dB
First stage
Single-Ended Input - Output type
satisfied
Final stage
Differential Input/Single Ended Output type
satisfied
Active Bias
Necessary
satisfied
Power dissipation
500 [mW]
271.88 [mW]
Load Resistance
RL = 50Ω
RL = 50Ω

키워드

전자회로,   결과보고서,   Multistage,   Amplifier,   Circuit Design,   opamp