시프트 레지스터

소개글

시프트 레지스터에 대한 보고서 자료입니다.

목차

1.실험 제목

2.실험 목적

3.실험 이론

4.결과 예상치

본문내용

로 공통으로 연결하면 클럭의 PT에서 Data가 계속 오른쪽으로 1자리씩 이동(shift) 한다.
(a) 핀 배치도
(b) 논리도
그림 9-2 54/74LS91 8비트 시프트 레지스터
그림 9-3 4비트 직렬입력 시프트 레지스터
그림 9-4
그림 9-3과 같은 4비트 시프트레지스터에 QRST = 1010이 저장되어 있고 직렬입력이 0이라면 매 클럭의 NT에서 그림 9-4와 같이 QRST는 1010 → 0101 → 0010 → 0001 → 0000 으로 바뀐다.
4) 직렬입력 - 병렬출력
(a) 핀 배치도
(b) 논리도
74LS164는 직렬로 데이터를 입력하고 병렬로 출력한다. 이 회로는 8개의 플립플롭을 동시에 0으로 리셋 시킬 수 있는 비동기 클리어(clear)입력이 있다. 또한 8개의 플립플롭의 출력 Q를 동시에 낼 수 있다. 나머지는 앞 절의 74LS91과 같다.
5) 병렬입력 - 직렬출력
(a) 핀 배치도
(b) 동작
(c) 논리도
그림 9-6 54/74LS166
그림 9-7 공통제어회로
그림 9-7은 그림 9-6 74LS166의 공통제어 부분을 그대로 옮긴 것이다. 그림에서 X1은 직렬 입력이고 이 값이 AND(1)의 출력 으로 나가려면 control ()는 1이라야 한다. 병렬 데이터 가 AND(2)출력 로 나가려면 control은 0이라야 한다.
한편 이 출력될 때는 는 0이고 가 출력될 때는 이 0이다. 이 값들이 NOR 게이트에 입력되어 NOR의 출력은 입력 값의 보수를 취하고, 플립플롭에는 가 입력된다. 따라서 control = 0일 때는 오른쪽시프트(shift right)로, control = 1일 때는 병렬로드로 작용한다.
6) 병렬입력 - 병렬출력
그림 9-8 54/74174
그림 9-8은 74147 Hexa D FF을 이용한 제일 간단한 병렬입력-병역출력 회로이다.
여기서는 clear입력으로 0이 들어오면 6개 FF의 출력이 모두 0으로 된다.
(a) 핀 배치도
(b) 동작
(c) 논리도
그림 9-9은 4비트 시프트 레지스터 74LS95이다. Mode control = 0일 때는 right shift를 제어하는 clock 1이 4개 FF에 인가되며, Serial input, 가 AND쌍의 왼쪽(홀수번)을 통과하여 SR FF에 입력된다. 따라서 첫 번 클럭 의 NT에서 플립플롭의 출력은 한 비트씩 오른쪽으로 이동한다. Mode control = 1일 때는 left shift(짝수번)를 제어하는 clock 2가 4개 FF에 인가되며, 병렬입력 A, B, C, D가 AND쌍의 오른쪽을 통과하여 병렬 로드가 된다.
이 회로에서 왼쪽 시프트(left shift)를 얻으려면 Mode control을 1로 하고, 병렬입력 D에 직렬입력(left shift)을 주고, 로 각 FF의 출력을 병렬입력 단자에 연결하면 된다.
8비트 시프트 레지스터 74LS198은 위의 74LS95와 비슷한 회로이다. 다만 선택 선에 따라 회로자체에 right shift, left shift, 병렬로드 기능이 있으며 클럭 입력은 1개 뿐이다.

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