본문내용
jk_ff port map(clk,Rst,JA,KA,QA);
JKB:jk_ff port map(clk,Rst,JB,KB,QB);
Y <= QA & QB;
end sample;
⑦ Simulation
[JK-FF의 동작 Simulation ]
- 이 시뮬레이션 결과는 time delay 때문에 상승 에지에서 트리거 되지 못한 것을 알 수 있다. 그러나 결과는 JK-FF의 동작을 따름을 알 수 있다.
- J=1, K=0 일 때, 1로 set됨을 볼 수 있다.
- J=K=1 일 때 Q는 반전 되는 것을 볼 수 있다.
- J=K=0 일 때 Q는 그 값을 유지함을 알 수 있다.
- J=0, K=1 일 때 Q는 0으로 reset되어 있음을 알 수 있다.
[Gray code counter with JK-FF Simulation]
- 이 플립플롭은 상승 에지일때 상태가 변화함을 알 수 있다.
- 00 -> 01 -> 11 -> 10 -> 00 으로 처음에 state diagram에서 본 바와 같이 카운팅 되고 있음을 알 수 있다.
- CLK의 바뀜에 따라 delay를 두고 변화함을 알 수 있다.
- Rst가 들어오면 00부터 시작되게 설계가 되어있다.
Rst
Rst
JKB:jk_ff port map(clk,Rst,JB,KB,QB);
Y <= QA & QB;
end sample;
⑦ Simulation
[JK-FF의 동작 Simulation ]
- 이 시뮬레이션 결과는 time delay 때문에 상승 에지에서 트리거 되지 못한 것을 알 수 있다. 그러나 결과는 JK-FF의 동작을 따름을 알 수 있다.
- J=1, K=0 일 때, 1로 set됨을 볼 수 있다.
- J=K=1 일 때 Q는 반전 되는 것을 볼 수 있다.
- J=K=0 일 때 Q는 그 값을 유지함을 알 수 있다.
- J=0, K=1 일 때 Q는 0으로 reset되어 있음을 알 수 있다.
[Gray code counter with JK-FF Simulation]
- 이 플립플롭은 상승 에지일때 상태가 변화함을 알 수 있다.
- 00 -> 01 -> 11 -> 10 -> 00 으로 처음에 state diagram에서 본 바와 같이 카운팅 되고 있음을 알 수 있다.
- CLK의 바뀜에 따라 delay를 두고 변화함을 알 수 있다.
- Rst가 들어오면 00부터 시작되게 설계가 되어있다.
Rst
Rst