|
플립플롭|작성자 enly 4 - 3 수치적 연산
4-3-1 래치(latch)와 플립플롭(flip-flop)
(1) 비동기식 S-R 래치(latch)
(2) 동기식 S-R 래치와 S-R 풀리풀롭
(3) D 래치와 D 풀리풀롭
(4) J-K 풀리풀롭
(5) T 풀리풀롭
4-3-2 레지스터와 카운터
(1) 레지
|
|
|
플립-플롭(Flip-Flop) vs. 래치(Latch)
플립플롭과 래치는 두개의 안정된 상태 중 하나를 가지는 1비트 기억소자
플립-플롭
클럭신호가 Rising 할 때만 출력값이 변함.
Edge-triggered 방식으로 동작
래치
Enable 제어신호가 ‘1’인 동안에 SR입력이 변
|
|
|
플립플롭 실험에서는 Vcc값 고정 J,K값을 번갈아 가면서 변화 시킨 결과 출력 전압 Q값의 H/L을 구분 할 수 있는 접압을 1.2[v]로 확인했다. 따라서 JK플립플롭의 출력값에 영향을 미치는 요소로는 Vcc값이고, JK플립플롭에는 J,K값이 영향을 미치는
|
|
|
플립플롭의 동작 특성을 확인하라.
-> JK 플립플롭은 기본적으로 RS 플립플롭과 비슷한 동작을 하게 되어있다. 여기서 하나의 차이점은 RS
플립플롭의 경우는 1,1 이 입력되었을 때 불능 상태로 출력 값이 이상하게 나오지만 JK 플립플롭의 경
|
|
|
D가 1이면 3번 게이트의 출력을 0으로 하여 플립플롭을 세트 상태로 놓으며,D가 0이면 4번 게이트의 출력이 0으로 되어 플립플롭을 클리어 상태로 만든다. 클럭된 D 플립플롭의 기호이다. 상태방정식은 플립플롭의 다음 상태가 D입력과 같으며
|
|
메뉴펼치기
