|
수치적 연산
4-3-1 래치(latch)와 플립플롭(flip-flop)
(1) 비동기식 S-R 래치(latch)
(2) 동기식 S-R 래치와 S-R 풀리풀롭
(3) D 래치와 D 풀리풀롭
(4) J-K 풀리풀롭
(5) T 풀리풀롭
4-3-2 레지스터와 카운터
(1) 레지스터(register)
(2) 카운터(counter
|
|
|
래치 및 D 플립-플롭
데이터 및 관찰 내용
실험순서 3 : SPDT 스위치의 되튐에 의한 영향 제거 회로에 관한 관찰 내용:
- A에 접촉한 후 떨어뜨렸다 다시 A에 접촉해도 래치에 의해 불이 꺼졌다. 켜지지 않았다.
A에 연결하면 S에 LOW입력, Q가 LOW로
|
|
|
연산증폭기의 특성을 이해하고, 응용 예를 살펴보는 실험이였다.
연산 증폭기란 아날로그 컴퓨터에서, 연산 회로 소자나 회로를 연결하여 연산기를 구성할 수 있는 증폭기를 말한다. 이 연산 증폭기에 응용으로는 반전 증폭기, 비반적 증폭기
|
|
|
**래지스터, 플래그
공통점 - CPU내 고속 기억장치
CPU가 사용할 값이나 연산의 중간 결과를 일시적으로 저장해 두는 기억장치
차이점
레지스터
직렬로 연결된 “플립플롭”이나 “래치”로 구성
플래그
연산 결과의 특정한 상
|
|
|
래치의 진리표를 알아보도록 하자.
SR래치의 진리표
S
R
Qr(다음 상태)
0
0
0
0
1
0
1
0
1
1
1
X
진리표를 보면 반대의 값이 나오는 것을 알 수가 있고 각각 1의 값이 들어갈 때는 연산이 되지 않는다는 것을 알 수가 있다. 실험을 통해 알아보자.
＿결과
|
|
메뉴펼치기
