논리회로 : 4 - 3 수치적 연산 - 래치(latch)와 플립플롭(flip-flop) , 레지스터와 카운터

소개글

논리회로 : 4 - 3 수치적 연산 - 래치(latch)와 플립플롭(flip-flop) , 레지스터와 카운터 에 대한 보고서 자료입니다.

목차

4 - 3 수치적 연산
4-3-1 래치(latch)와 플립플롭(flip-flop)
(1) 비동기식 S-R 래치(latch)
(2) 동기식 S-R 래치와 S-R 풀리풀롭
(3) D 래치와 D 풀리풀롭
(4) J-K 풀리풀롭
(5) T 풀리풀롭
4-3-2 레지스터와 카운터
(1) 레지스터(register)
(2) 카운터(counter)

본문내용

위한 용도로 사용하는 회로
■ n 비트 레지스터는 n 비트의 2 진 정보를 저장하기 위한 n개의 풀리풀롭과 데이터 처리를 위한 조합 논리 회로로 구성
■ 레지스터 예
[그림] 4 비트 레지스터
① 시프트 레지스터(shift register)
- 클럭 펄스에 의해 저장된 데이터를 왼쪽 또는 오른쪽으로 한 비트식 시프트하는 레지스터
우측 시프트 레지스터
좌측 시프트 레지스터
[그림] D 풀리풀롭을 이용한 4 비트 시프트 레지스터
② 병렬 전송 레지스터
- 모든 비트를 동시에 입력하고 동시에 출력하는 레지스터
■ D 풀리풀롭을 이용한 4 비트 병렬 전송 레지스터의 예
-입력 데이터는 각 풀리풀롭의 입력 D 단자로 들어가며 출력은 각 풀리풀롭의 출력 Q 단자를 통해서 나온다.
-모든 풀리풀롭은 클럭 펄스의 상승 에지에서 동시에 트리거 된다.
(2) 카운터(counter)
-입력 펄스에 따라서 레지스터의 상태가 미리 정해진 순서대로 변화하는 레지스터
-어떤 사건의 발생 횟수를 세거나 동작 순서를 제어하는 타이밍 신호를 만드는 데 사용
① 비동기형 카운터
- 앞 단 풀리풀롭의 출력이 다음 단 풀리풀롭의 입력이 되는 카운터
- 일반적으로 풀리풀롭을 n 단 접속한 n 단 카운터는 2n 개를 계수할 수 있다.
( a ) 회로도
( b ) 카운터의 출력 파형
입력펄스
21 출력
21 출력
0
0
0
1
0
1
2
1
0
3
1
1
4
0
0
( C ) 2단 2진 카운터의 계수표
( D ) 기호
[그림] 기본적인 2단 2진 카운터와 출력 파형
- 클럭 펄스는 하강 에지(↓)에서 트리거되며, 각 클럭 펄스가 첫째 단 입력 T에 가해지고 출력 Q는 다음 단의 입력 T에 가해진다. 매 클럭 펄스가 들어 올 때마다 첫 째 단 출력 Q는 반전하고, 두 번째 단 출력 Q는 첫 째 단 출력이 1이 될 때 반전을 한다.
② 동기형 카운터
- 모든 풀리풀롭이 클럭 펄스에 의해 동시에 트리거되는 카운터
■ MOD-8 동기형 2 진 카운터의 예
회로도
카운터의 출력 파형
- 클럭 펄스는 하강 에디지(↓)에서 트리거 된다.
- 클럭 펄스가 인가되면 A 단은 매 클럭 펄스마다 반전되며, B 단은 출력 A가 1(높은 전압 상태)일 때만 클럭 펄스에 의해서 반전되고, C 단은 출력 A와 B 가 모두 1로 될 때 클럭 펄스에 의해 반전된다.
[출처] 플립플롭|작성자 enly

키워드

논리회로,   수치적 연산,   플립플롭,   래치,   레지스터,   카운터 ,   논리,   회로