플립플롭(플립플롭회로)의 개념, 기본적인 플립플롭(플립플롭회로), PR/CLR RS와 JK 플립플롭(플립플롭회로), 에지트리거와 T, D와 주종 플립플롭(플립플롭회로) 분석

소개글

플립플롭(플립플롭회로)의 개념, 기본적인 플립플롭(플립플롭회로), PR/CLR RS와 JK 플립플롭(플립플롭회로), 에지트리거와 T, D와 주종 플립플롭(플립플롭회로) 분석에 대한 보고서 자료입니다.

목차

Ⅰ. 개요

Ⅱ. 플립플롭(플립플롭회로)의 개념

Ⅲ. 기본적인 플립플롭(플립플롭회로)

Ⅳ. PR/CLR RS플립플롭(플립플롭회로)

Ⅴ. JK 플립플롭(플립플롭회로)

Ⅵ. 에지트리거 플립플롭(플립플롭회로)

Ⅶ. T 플립플롭(플립플롭회로)

Ⅷ. D 플립플롭(플립플롭회로)

Ⅸ. 주종 플립플롭(플립플롭회로)

참고문헌

본문내용

D가 1이면 3번 게이트의 출력을 0으로 하여 플립플롭을 세트 상태로 놓으며,D가 0이면 4번 게이트의 출력이 0으로 되어 플립플롭을 클리어 상태로 만든다. 클럭된 D 플립플롭의 기호이다. 상태방정식은 플립플롭의 다음 상태가 D입력과 같으며 현재 상태의 값에는 무관하다는 것으로 보여 주고 있다.
Ⅸ. 주종 플립플롭(플립플롭회로)
주종 플립플롭은 2개의 별개 플립플롭으로 구성한다. 한 회로는 주인의 역할을, 다른 회로는 종의 역할을 하며 전체적인 회로를 주종 플립플롭이라 한다.S-R 주종 플립플롭의 논리도가 있다. 이것은 주 플립플롭과 종 플립플롭,1개의 인버어터로 구성되어 있다. 클럭 펄스 CP=0일때, 종 플립플롭의 클럭 입력이 1이 되기 때문에 플립플롭이 enable되며 출력 Q는 Y와 같아지고 Q\'는 입력 Y\'와 같아진다. CP=0이기 때문에 주 플립플롭은 disable된다. 그러나 클럭 펄스가 1이 되면 외부R과 S입력에 있던 정보가 주 플립플롭에 전송되고 인버어터의 출력이 0이기 때문에 클럭 펄스가 1인 동안에는 종 플립플롭은 분리되어 있다. 다시 펄스가 0으로 되돌아오면 이제는 주 플립플롭이 분리된다. 따라서 외부 입력이 출력측에 영향을 미치지 못하게 된다. 그리고 종 플립플롭은 주 플립플롭과 똑같은 상태를 같게 된다.
참고문헌
◎ 디지탈 논리설계기초, 에드텍, 1994
◎ 이희규, 디지털공학, 지앤북, 2007
◎ 안계선, 최신 디지털 논리회로 설계, 21세기사
◎ 장은영, 디지털공학, 신화전산기획
◎ 최갑석, 디지탈 회로, 학문사, 1991
◎ 황희승, 디지털 설계, 동일출판사, 1991

키워드

플립플롭회로,   플립플롭,   디지털공학,   입력,   출력