설계중심의 디지털공학실험(인터비전)의 예비,결과 보고서입니다.(1장~9장)

본문내용

9.1 이론적 배경
- 계수 회로는 시간 펄스의 수를 세거나 제어장치에서 각종 회로의 동작을 제어하는ㄷ p에주용한 역할을 하는 회로이며 대표적인 순서 논리 회로 중의 하나
- 계수기는 입력 펄스에 의해 미리 정해진 순서대로 플립플롭 회로의 상태가 변하는 것을 이용
- 플립플롭 회로와 게이트의 조합으로 구성
- 분류 : 동기 계수기(클럭 신호에 동기되어 모든 상태값이 변함)
비동기 계수기
○ 비동기 계수기(리플 계수기)
- 연속된 플립플롭 회로에서 앞에 있는 것의 풀력이 다음것의 입력으로 사용
- T나 JK 플립플롭 회로를 사용하여 구성
- 동작하는 시간이 많이 걸리지만 간단함
- 플립플롭회로의 수를 n이라 한다면 2n개까지의 돌립된 상태의 수가 되므로 2n진계수기 라고 불림
- 2진 상향 계수기 : 계수기가 0인 상태에서 시작하여 1씩 증가함으로써 모든 플립플롭 회로가 1인 경우까지 계소할 수 있고, 그 상태에서 다시 펄스가 입력되면 모\든 플립플롭 회로가 0이 되도록 하는 계수기
- JK 플립플롭의 이용한 16진 상향 계수기


해당자료는 한글2002나 워디안 자료로 한글97에서는 확인하실 수 없으십니다.

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