OP-Amp(operational amplifier) 회로 설계

목차

□ 서 론

□ 설 계 수 행
- 상황정의 및 가정 설정
- 설계 목표 정의
- 계획 수립
- 계획 수행
- 결과의 검증

□ 결 론

□ 설 계 소 감

본문내용

결정된다. 루프이득은 이다.
비반전 증폭기와는 달리 반전 증폭기의 입력 임피던스는 입력요소 에 의하여 간단하게 되며, 비반전 증폭회로의 입력 임피던스보다 훨씬 적게 될 수 있다. 앞에서와 같이 회로의 출력 임피던스는 OP-Amp 고유의 출력 임피던스와 회로의 루프이득에 의해서 결정된다.
과 가 같은 특별한 경우에 대해서 이득이 1.0인 반전증폭기로 되며, 이것은 출력신호의 크기는 그대로 입력신호와 같고, 극성만 반전시킬 때 사용되고 있다.
직류 출력 오프셋
이상적인 OP-Amp에서 입력전압이 0일 때 출력전압이 0이다. 그러나 모든 상용 OP-Amp는 약간의 값을 가지게 된다. 이 직류 출력전압을 출력 오프셋전압이라고 한다. 즉, 입력이 접지 되어 있어도 완전히 0이 되지 않는다. 직류 출력 오프셋전압은 입력 오프셋 전류 - 입력 바이어스 전류 - 입력 오프셋 전압 이렇게 세 항의 결과로 나타난다.
입력 바이어스 전류는 입력신호가 없어도 양입력 단자와 궤환 저항을 통해서 흐르게 된다. 옴의 법칙에 의해서 알고 있는 저항을 통해서 전류가 흐를 때, 전압은 두 저항 양단에 걸리게 된다. OP-Amp의 비반전 입력이 접지 되었으므로 전압은 이 저항 양단에서 직류 입력 전압으로 나타나고, 이것이 OP-Amp에 의해서 증폭된다. [그림2-10]의 반전증폭기 회로에 대한 출력전압()은 입력 바이어스 전류()의 결과로 발생된다.
[그림 2-11]
입력 바이어스 전류에 기인되는 출력 오프셋전압을 교정하는 일반적인 방법은 비반전(+) 입력단자와 접지 사이에 저항 를 삽입하는 방법이다.
부가되는 이 저항값은 과 를 병렬합성한 값과 같다.
그래서 의 양단전압은 과 의 병렬합성 저항 양단 전압의 크기와 같고 극성이 반대가 된다. 두 전압의 크기가 같고 극성이 반대이므로 서로 상쇄된다. 그러나 위의 내용은 두 입력단자에 흐르는 바이어스 전류가 같다는 것을 뜻한다. 일반적인 OP-Amp 에서 두 바이어스 전류가 정확하게 같지 않고, 의 값은 두 입력 바이어스 전류의 평균치가 된다. 입력 오프셋 전류 라는 두 바이어스 전류의 차이가 존재하기 때문에 직류 출력 오프셋 전압이 약간 존재하게 되며, 그것은 이다.
3. 설 계 수 행
(1) 상황정의 및 가정 설정
Project 1 : 회로 정수 설계
입력 , 출력 의 관계가 성립하도록 다음의 연산증폭기 회로를 설계하시오. 연산증폭기의 동작전원은 ±15[V]를 사용한다.
[그림 3-1]
2) 설계 목표 정의
[그림 3-1]에 주어진 회로가 이득이 3이고 위상차가 가 되도록 설계하는 것이 가능한지 결정한다. 가능하면 적절한 , 와 의 값을 정한다.
(3) 계획 수립
1. [그림 3-1]회로를 분석하여 입력 페이저에 대한 출력 페이저 비 ()를 구한다.
2. 이 회로가 이득 3이고 위상차가 가 될 수 있는지 결정한다.
3. 계획2의 조건에 맞는 값을 정한다.
3. 설 계 수 행
(4) 계획 실행
1. 그림[3-1]의 회로도를 시간영역에서 주파수영역으로 전환한다.
[그림 3-2] 주파수영역으로 전환
, , 이다.
2. [그림 3-1]회로를 분석하여 입력 페이저에 대한 출력 페이저 비()를 구한다.
(식 3-1) 이다.
그리고 위상차를 구하면, 다음과 같다.
(식 3-2)
(식 3-1)을 이용하여 회로이득을 구하면
(식 3-3)
3. 설 계 수 행
3. 이 회로가 이득 3이고 위상차가 가 될 수 있는지 결정한다.
(식 3-2)에서 주파수 , 커패시터 C , 저항 의 값이 모두 양의 값이기에
이고, 양변에 을 곱해주게 되면
이다. 그러므로 [그림 3-1]에 주어진 회로는
이므로 설계가 가능하다.
4. 조건에 맞는 값을 정한다.
(식 3-2)을 에 대하여 풀면, 이므로 이다. 그리고 (식 3-3)를 에 대하여 풀면,
이므로 이다.
먼저, C값을 설정한다. 값싸고 쉽게 구할 수 있는 커패시터를
선정하기 위하여 으로 선정한다.
다음으로 의 값을 통하여 과 의 값을 정한다.
ⅰ) , ,
ⅱ)
ⅲ) 이다.
ⅳ)
ⅴ) 따라서 쉽게 구할 수 있는 소자들을 사용하기 위하여
C = 4.7 [ ] , , 으로 선정한다.
3. 설 계 수 행
(5) 결과의 검증
C = 1 [ ] , , 으로 하여 회로도를 구성.
[그림 3-3]
위의 [그림 3-3]과 같이 회로도를 앞에서 선정한 소자들의 값을 구하여 PSPICE를 통하여 회로도를 구성하고, 다음 [그림 3-4]와 같이 입력파형() 과 출력파형()을 그래프로 나타내었다.
[그림 3-4]
4. 결 론
위에서 입력 , 출력 의 관계가 성립이 되도록 회로 정수 설계 프로젝트를 하였다. 위의 조건을 만족하기 위하여 C = 1 [ ] , , 이 되도록 소자들의 값을 선정하여 [그림 3-3]과 같이 회로도를 구성하였고, PSPICE 프로그램을 통하여 [그림 3-4]와 같이 시뮬레이션하여 입력파형과 출력파형을 얻을 수 있었다.
[그림 3-4]에서 볼 수 있듯이 의 경우 임피던스가 커패시터와 저항의 병렬연결로 되어 있기 때문에 커패시터가 완전히 충전되는 대략 10ms 까지는 출력파형이 완전 증폭이 되지 못하고 차츰 증폭이되다가 그 이후에는 출력파형이 입력파형에 비해 G = 3 만큼 증폭된 다는 점을 알 수 있었다.
결과적으로 이번 설계의 회로 정수 설계에서 요구하는 출력을 얻기 위한 소자들의 값은 C = 1 [ ] , , 이다.
5. 설 계 소 감
이번 설계를 통하여 가장 중요한 점은 앞으로 많이 사용하고 다루게 될 연산증폭기(OP-Amp)의 특성 및 원리 등을 자세히 알아 볼 수 있는 계기가 되었다는 점에서 매우 중요한 설계였다는 생각이 든다. 이번 설계를 통하여 약간은 머뭇거리는 부분이 많았지만 그래도 많은 성과를 거두었다는 생각이 든다. 그러나 아직도 입력파형과 출력파형의 정확한 위상차를 구하기 위하여 노력을 해 보았으나 방도를 찾지를 못하였고, 많은 부분이 미흡하다는 것을 느낄 수가 있었다. 이렇게 설계를 통하여 여러번의 프로그래밍을 하면서 차츰 프로그래밍 실력도 쌓아 갈 수 있는 듯 하여 좋은 것 같다.
이번 설계의 요점은 연산증폭기(OP-Amp)의 특성 및 원리를 이해하는거 인 것 같다.

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