실험(3)_결과_3-16,17,18공통소스 JFET 증폭기,공통 게이트 증폭기

본문내용

때문이다. 그렇기 때문에 입력 임피던스는 이다. 여기서 소스 저항이 추가되면 수식은
가 되므로 영향을 주지 않는다.
② JFET 공통 드레인 증폭기 회로에서 입력신호가 부하에 전달되는 율이 트랜지스터 공통 콜렉터 회로보다 훨씬 작은 이유는?
JFET 공통 드레인 증폭기 회로와 트랜지스터의 공통 콜렉터 증폭기 회로의 전압이득은 다음과 같이 동일하다. 이와 같이 같은 식인데 전압이득의 차이가 나는 이유는 값의 차이에서 기인한다. JFET의 값은 매우 작기 때문에 전압이득이 이지만 트랜지스터는 비교적 값이 커서 근사적으로 이 된다.
결과 3-18 공통 게이트 증폭기 1조 A615008 곽해성
실험 목적
N채널 2전원 바이어스된 공통 게이트 JFET 증폭기의 직류 및 교류특성을 조사한다.
A715037 김세용
▣ 결과 값 및 종합 검토/논의
검토사항
① 공통 게이트 회로의 입력 임피이던스가 상당히 낮은 이유는?
이상적인 스위치는 0V에서 OFF되고 설정해 놓은 전압이 인가되는 즉시 ON되어야 하지만 트랜지스터는 그렇지 않다. 왜냐하면 트랜지스터의 동작 영역에는 활성영역, 포화영역, 차단영역이 있고 활성 영역에서의 트랜지스터는 증폭기에 응용되고, 차단영역과 포화 영역에서의 동작이 스위치에 응용되는데 여기서 포화영역에서는 컬렉터와 에미터 사이에 약간의 전압강하가 나타나게 되고 차단영역에서는 누설전류가 흐르게 되어 컬렉터 저항 RC양단에서 약간의 전압강하가 발생하게 된다.
② 게이트를 직접 접지시키는 것이 입력 임피이던스를 낮추게 하는가? 그 이유는?
JFET에서는 일단 트랜지스터를 ON시키려면 게이트-소스간에 역바이어스를 걸어주어야 한다. VGS를 일정하게 고정시켜놓고 VDS를 증가시키면 VDS가 핀치오프 전압(VP)으로 증가할 때까지 ID가 증가하게 된다. 그런데 이때 VDS를 VP까지 증가시켰는데도 VGS의 값이 너무 크거나 정바이어스가 되어버리면 전류가 흐르지 않아 OFF 스위치가 된다. VGS를 0V로 고정시켜놓고 VDS를 VP까지 증가시킬 때 ID의 값이 가장 커지므로 이 때 ON스위치로 동작할 수 있다. 그리고 VDS가 0V여도 VDS가 작으면 트레인에 전류가 거의 흐르지 않게 된다.
④ 공통 드레인 증폭기 회로의 전력이득은 왜 낮은가?
전압 이득과 입력 임피던스가 낮기 때문에 당연히 전력이득이 낮아지게 된다.
연습문제
① 그림 18-7에서 일 때 양단전압 를 계산하여라.
※ 종합 검토 및 논의

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