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hip D latch
4.1. TTL IC 7475에는 4개의 D latch가 들어있다. 이를 그림 8과 같이 꾸민다. 5번 pin을 Vcc (=5V)에 12번 pin을 ground에 연결한다. 여기서 CLK는 앞에서의 enable을 의미한다.
4.2. 입력 스위치 4개를 이용하여 0000부터 1111까지 숫자를 입력하고 CLK의 swi
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Latch 회로
2. D Flip-Flop
3. JK Flip-Flop
4. T Flip-Flop
6.Experimental Results
1.SR Latch
A.Data
Truth Table (순서대로)
C
S
R
회로동작(V)
회로동작정리
FPGA
Q
-Q
Q
-Q
Q
-Q
0
X
X
X
X
X
X
X
X
1
1
0
5.01
0.22
1
0
1
0
1
0
0
5.02
0.21
1
0
1
0
1
0
1
0.04
4.96
0
1
0
1
1
0
0
0.04
4.97
0
1
0
1
QuartusⅡ시뮬
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Latch)
◐ 래치와 플립플롭 - 두 개의 안정 상태를 갖는 일종의 기억 회로
◐ 안정 상태 - 회로의 외부로부터 입력을 가하지 않는 한 본래의 상태를 유지할 수 있는 상태
◐ 래치나 플립플롭은 정상 출력 와 부정 출력를 가지고 있다.
◐ 두 가
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Latch & Flip Flop
(1) 예비과제 (1)에서 구한 R-S Latch를 구성한 후 출력을 측정하라.
(2) R-S F/F을 구성한 후 출력을 측정하고 결과를 검토하라.
(3) 예비과제 (2)에서 구한 J-K F/F을 구성한 뒤 (2)를 반복하라. 또 이 결과를 7476의 결과와 비교하라.
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1,0 / 1,1 이렇게 3가지 경우에는 Race condition이 발생하지 않고 0,0인 경우에 회로에 따라 값이 변할 수 있는 Race condition이 발생한다.
느낀점 :
latch에 1,1값이 입력되면 문제가 생기기 때문에 그 뒤에 오는 모든값이 무조건 Race condition상태가 될 줄
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Latch 에서는 Parallel 혹은 serial를 처리하기 위해서 기존의 system에서는 각각의 Block를 삽입하였으나 제안된 구조는 모두 포함되어 있고 user define에 결정되어진다. memory controller에서는 memory에 Data가 씌여지는 방식을 결정하는데, 이는 화소정의 및
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rque Converter 의 고속 회전시 Lock-up Damper 해석
Brake Pedal 하중 인가시 영구변형량 예측 해석
Brake Piston Seal 의 작동 시 거동 해석
Parking Brake 의 작동 시 구조성능 예측 해석
Rack & Pinion Gear 의 작동 시 구조 해석
Hood Latch 의 영구변형량 예측 해석
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