VHDL을 이용한 디지탈 시계만들기

목차

1. System Introduction

2. Pin Description
2.1 FPGA I/O Pin Description
2.2 Parallel Interface Pin Description

3. Hardware Block Description
3.1 Counter Block Description
3.2 BCD to 7 Segment Block Description
3.3 Clock Divider Block Description
3.4 Mutiplexer & Demutiplexer Block Description
3.5 Parallel Interface Circuit

4. Software Block Description
- Referenced Additional Documents

5. Timing Block Diagram
- Referenced Additional Documents.

6. VHDL Code & Visual .Cpp & .Ucf Code Information.
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7. Digital Clock Circuit
- Referenced Additional Documents.

본문내용

일반적으로 접할 수 있는 디지털 시계의 기능을 구현하고자 함이 이 시스템의 목적이며 또한 패러랠 포트를 이용하여 시간 맞추기 기능과 표시되는 시간을 읽어 들여 다시 PC 프로그램상에 Display 할 수 있는 기능을 갖춘 시스템이다.
Xilinx XC5200FPGA를 이용하여 구현하였기 TTL 소자를 이용한 작업보다도 다양하고 복잡한 구성을 빠르고 쉽게 구현할 수 있다는 것이다. 뿐만 아니라 기존의 Schematic 과 더불어 VHDL Code로도 작성하였기 때문에 처음 접하는 사용자로 하여금 좀 더 빠르게 접근할 수 있는 계기가 되었으면 하는 바람이다.

2. Pin Description

2.1 FPGA Pin Description.
Table 1.
Pin Name Pin Number(sequential) Description
Reset 4 Initial Reset
Test_en 18 Test mode로서 5Mhz 분주와 1Hz 분주를 결정.
Clock 13 기본 clock으로 40MHz가 인가됨.
Sec_f_bcd_out<0~6> 15, 14, 17, 80, 20, 24, 25 초 단위의 첫번째 세그먼트
Sec_s_bcd_out<0~6> 78, 27, 26, 29, 28, 75, 72 초 단위의 두번째 세그먼트
Min_f_bcd_out<0~6> 70, 71, 68, 69, 66, 65, 67 분 단위의 첫번째 세그먼트
Min_s_bcd_out<0~6> 62, 61, 60, 59, 58, 56, 57 분 단위의 두번째 세그먼트
Hou_f_bcd_out<0~6> 50, 49, 47, 45, 39, 38, 40 시 단위의 첫번째 세그먼트
Hou_s_bcd_out<0~6> 23, 48, 46, 44, 51, 16, 35 시 단위의 두번째 세그먼트

키워드

VHDL,   디지탈 시계