verilog chapter1

본문내용

el, b);
or U4 (y, a1, b1);
endmodule
module selector (y, a, b, sel);
input a,b,sel;
output y;
not U1 (c1, sel);
and U2 (a1, c1, a);
and U3 (b1, sel, b);
or U4 (y, a1, b1);
endmodule
2) 레지스터
레지스터 데이터·형은 일종의 변수로 사용되며 네트와는 달리 그 신호에 새로운 값이 할당될 때까지는 현재의 값을 그대로 유지하고 있으며 순차회로(always문)에서 주로 사용된다.
레지스터·형
의미
reg
크기를 갖는 부호없는 정수(실제 설계에서 사용)
integer
부호있는 32비트 크기의 정수
real
부호 있는 부동 소수점
time
부호없는 64비트 크기의 정수
reg 형만 회로 설계에서 사용하고 나머지는 시뮬레이션에서만 사용
ex) 구조 : 레지스터·형 [범위] 레지스터 이름;
reg선언의 예
reg a; // 1비트 레지스터
reg [3:0] x; // 4비트 레지스터 x
reg [7:0] m,n; // 8비트 레지스터 m,n
2. 논리회로 설계
(1) 전 가산기 설계
A
B
입력
CARRY
SUM
출력
CARRY
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
module full_adder ( A, B, Cin, Sum, Cout );
input A, B, Cin; // 입력 신호는 A,B 그리고 Carry 입력신호 Cin
output Sum, Cout; // 출력 신호는 합 Sum과 생성되는 Carry Cout
wire Half_Sum;
wire AND_AB;
assign Half_Sum = A ^ B;
assign AND_AB = A & B;
assign Sum = Half_Sum ^ Cin;
assign Cout = ( Half_Sum & Cin ) | AND_AB;
endmodule
- 2비트(X,Y)와 하위에서 넘어온 캐리와 함께 3비트를 덧셈하여 SUM, CARRY라는 출력을 만든다.
중간 출력을 wire( Half_Sum, AND_AB)로 지정하고 assign문을 이용하여 만들 수 있다.
결론
하드웨어 기술언어(HDL) 중 하나인 VERILOG HDL은 아날로그 회로를 논리 합성하여 디지털 회로로 만들어 설계를 만드는 것이다. 텍스트 입력으로 이해하기 쉽고 시뮬레이션으로 결과를 예측 할 수 있는 기술이다. VERILOG HDL 이용하여 자신이 원하는 IC를 설계 및 제작, 시뮬레이션으로 결과를 예측할 수 있다. VERILOG HDL이 아무리 C언어를 기초한 문법으로 기술이 간단하지만 C언어와는 전혀 다른 언어이다. VERILOG HDL를 공부하기 위한 책 또한 외국서적을 번역한 것이 대부분 이여서 초보자들이 배우기에는 어려움이 많다.
현재 VERILOG HDL 사용하여 기본적인 연산회로는 만들 수 있다. 하지만 자신이 원하는 IC를 설계하기 위해서는 좀더 많은 시간이 필요하다.

키워드

verilog,   vhd,   verilog발표