|
압축파일 내 파일목록:
adder.vhd
cu.vhd
decrement.vhd
dp.vhd
increment.vhd
mux2.vhd
program.mif
reg.vhd
EC2-microprocessor.pdf
코드 돌리는 방법.txt
CPU design lab_과제 설명.JPG
|
|
|
1. 시계 블록도(1page)
2. VHDL 소스 설명(2~42page)
① easy_clock.vhd
② clock.vhd
③ stopwatch.vhd
④ setclock.vhd
⑤ setalarm.vhd
⑥ alarm_dot.vhd
⑥ seven_seg.vhd
3. 동작방법(43page)
4. 동작결과
5. 고 찰
|
|
|
ta_out_reg, addr_reg, data_reg,
load_operand1, load_operand2, load_plus, load_minus, calculate, operand); …… ⑤
end Behavioral;
① 입출력 포트 벡터 선언.
② lcd_test.vhd 파일의 입출력 포트를 선언.
③ datagen.vhd 파일의 입출력 포트를 선언.
④ 내부 signal 설정.
⑤ lcd_test.vh
|
|
|
vhd파일의 입출력 요소들을 불러들인다.
② 클럭주기는 10ns
③ digital_clock.vhd파일의 입출력과 testbench 파일의 입출력을 매칭시킨다.
④ 처음에 reset이 0 이어서 초기 시간인 12:58:20초에서 동작하며, 25ns이후 reset이 1이 되어 그에 맞는 동작을 하게
|
|
|
vhd 와 test_d_ff.vhd를 컴포넌트로 선언하고, 위의 그림대로 시그널을 선언하였다. 그 시그널에 동작을 기술하였다.
시뮬레이션 캡춰
mux selector의 sel 신호는 모두 같기 때문에, 그 중 M1의 sel 신호만 표현하였다.
50~100ns 사이를 보면 sel='100'즉 En_Load
|
|
 |
door_lock.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity door_lock is
port(
clk : in std_logic;
sw1,sw2 : in std_logic;
key1 : in std_logic;
clear : in std_logic;
|
|
메뉴펼치기
