xilinx를 이용한 디지털시계설계(vhdl,fpga)

소개글

xilinx를 이용한 디지털시계설계(vhdl,fpga)에 대한 보고서 자료입니다.

목차

1. Purpose

2. Problem Statement

3. Sources & Results

본문내용

P : OUT std_logic
);
END COMPONENT;
--Inputs
SIGNAL rst_n : std_logic := '0';
SIGNAL clk : std_logic := '0';
--Outputs
SIGNAL DIGIT : std_logic_vector(6 downto 1);
SIGNAL SEG_A : std_logic;
SIGNAL SEG_B : std_logic;
SIGNAL SEG_C : std_logic;
SIGNAL SEG_D : std_logic;
SIGNAL SEG_E : std_logic;
SIGNAL SEG_F : std_logic;
SIGNAL SEG_G : std_logic;
SIGNAL SEG_DP : std_logic;
-- Clock period definitions
constant clk_period : time := 10 ns; …… ②
BEGIN
-- Instantiate the Unit Under Test (UUT)
uut: digital_clock PORT MAP(
rst_n => rst_n,
clk => clk,
DIGIT => DIGIT,
SEG_A => SEG_A, …… ③
SEG_B => SEG_B,
SEG_C => SEG_C,
SEG_D => SEG_D,
SEG_E => SEG_E,
SEG_F => SEG_F,
SEG_G => SEG_G,
SEG_DP => SEG_DP
);
-- Clock process definitions
clk_process :process
begin
clk <= '0';
wait for 5ns;
clk <= '1';
wait for 5ns;
end process;
-- Stimulus process
stim_proc: process
begin
rst_n <= '0'; …… ④
wait for 25 ns;
rst_n <= '1';
wait;
end process;
END;
① digital_clock.vhd파일의 입출력 요소들을 불러들인다.
② 클럭주기는 10ns
③ digital_clock.vhd파일의 입출력과 testbench 파일의 입출력을 매칭시킨다.
④ 처음에 reset이 0 이어서 초기 시간인 12:58:20초에서 동작하며, 25ns이후 reset이 1이 되어 그에 맞는 동작을 하게 된다.(digital_clock.vhd의 주석부분 참조)

이번 실습에서 testbench는 사실상 의미가 없다. 1초 간격으로 값이 도출되는데 사실상 클럭주기는 ns단위이기에 클럭이 수백만번 반복되어야 겨우 1초가 지나게된다. 따라서 본 소프트 웨어로는 1초의 변화량을 볼 수가 없는 한계를 지니고 있다. 다만, 이 testbench가 형식적으로 이상이 없다는 것을 보여주기 위한 화면이다.
< 실험에 대한 고찰 >
이번 실험에서는 처음으로 FPGA 킷을 사용하여 디지털 시계를 설계하였다. 여태까지 했던 실습들은 vhdl코딩만 하고 자일링스 프로그램만 돌리면 끝이었는데 이번 실습부터는 실제 킷을 사용하여 결과물을 킷에 출력도 해보고 하는 것이라 처음에는 약간 어렵고 난해하였으나, 그동안 그래도 배워온 것들이 있어서인지 쉽게 이해하고 금방 흥미를 느낄 수 있었다. 세그먼트를 이해하고 직접 시계를 만들어보니 FPGA 킷을 이용하는 것에도 한걸음 더 다가간 것 같아서 좋았다. 또한, 실습에서 뿐만아니라 다른 실생활이나 인터넷 공간상에 디지털 시를 직접 만들어서 홈페이지상에 올린다든지, 집에서 기판을 연결해서 디지털 시계를 만들어 본다던지 하는 것에 관심이 생겼다.
다음 실습인 계산기 설계에서도 미리미리 준비하고 예습해서 어려움 없이 성공적으로 실습을 마무리 지어야 겠다.

키워드

xilinx,   vhdl,   fpga,   논리회로,   논리회로설계실험,   디지털시계,   digital clock,   성균관대