플립플롭 및 래치

본문내용

t)
Q(t+Δ)
0 0 0
0 hold
0 0 1
1
0 1 0
0 reset
0 1 1
0
1 0 0
1 set
1 0 1
1
1 1 0
1 toggle
1 1 1
0
④ Mster/Slave 플립플롭
· 두 단계의 기억요소로 구성
· Toggle을 방지
· 그림 8-6처럼 출력이 끝없이 진동하는 것을 방지
⑤ Edge-triggered 플립플롭
클록 신호가 0에서 1로 또는 1에서 0으로 바뀌는 순간에만 입력을 샘플하는 것이 edge-triggered 플립플롭이다.
edge-triggered 플립플롭들은 게이트 상호간의 작은 delay차이를 이용하거나 그림 8-8에서 보듯이 다소 복잡한 회로를 구성하여 클록신호가 바뀌는 동안만 출력이 변화하도록 되어 있다.
표 8-3은 D플립플롭의 진리표이며 그 특성방정식은 다음과 같다.
표 8-3 D 플립플롭의 진리표
D Q
Q'
0 Q
0
1 Q
1
JK 플립플롭도 마찬가지로 edge-triggered JK 플립플롭을 구성할 수 있으며, 이 외에도 T 플립플롭이 있다. T 플립플롭의 진리표가 표 8-4에 있으며, 그 특성방정식은 아래와 같다.
표 8-4 T 플립플롭의 진리표
T Q
Q'
0 Q
0
1 Q
1

키워드

래치,   RS래치,   플립