JFET 증폭기 회로 실험 보고서

소개글

JFET 증폭기 회로 실험 보고서에 대한 보고서 자료입니다.

목차

1. 실험 목적

2. 실험 순서

3. 이론적 배경
1) JFET (junction field effect transistor) - 접합 전기장 효과 트랜지스터
2) JFET의 출력 특성 곡선 (게이트 전압에 따른 드레인 전류와 드레인 소스 전압의 특성)에 포화 영역, 차단 영역, 옴 영역의 구분.
3) JFET의 소신호 등가 모델(FET와 BJT의 차이점)을 알아보고, R1과 R2 값을 결정한다.

4. 실험 결과

본문내용

강하게 걸릴 경우 위에서 살펴본 것과 같이 공핍층이 두꺼워 지면서 포화 영역에 다다르게 되고 이에 따라 핀치 현상이 일어나서 n 과 n층이 붙을 수가 있다. p층이 매우 얇기 때문이다. 따라서 순방향의 전류를 결정하는 직류전류단의 기능이 이번 실험에서도 변함없이 중요하다는 사실을 상기해야 한다. 오실로스코프로 파형을 xy스케일로 분석하면 흥미로운 결과를 얻을 수 있는데, 다음 그림과 같은 개형을 얻을 수 있다.
이와 같은 그래프는 주기적으로 위상차가 발생하다가 발생하지 않았다가를 반복할 때 일어나는 플롯이다. JFET의 경우 순방향일 때 정상적으로 증폭이 되고 역방향일 때는 마치 다이오드처럼 정류 작용이 일어나는데 이에 따라서 증폭이 되는 구간은 옆의 그림이 평행하게 나타나고 정류가 되는 부분은 기울기를 가진 직선으로 나타난다고 보여 진다. 시뮬레이션의 그림은 다음과 같다.
시뮬레이션에서는 정류작용이 일어나지 않았기 때문에 실험상에서의 정류 작용이 잘못 되었다고 보여 졌다. 그러나 시뮬레이션에서 보이는 작게 증폭된 부분은 소스단의 저항을 크게 달면 사라지는 부분이다. 이 부분의 저항이 작으면 역방향 바이어스 일때도 전류가 흐를 수 있기 때문이다. 따라서 이 부분의 저항을 크게 높여줄 경우 역방향에서 증폭되지 않아야 할 전류를 거를 수 있다. 또한 커플링의 문제도 있다. 커플링을 DC로 할 경우 이 작게 증폭된 부분은 오실로스코프 자체내의 커패시터에 의해서 걸러지게 된다. R1을 414킬로옴으로 놓고 R2를 32킬로옴으로 실험하였을 때, 부하저항은 1킬로옴이었고, 소스 저항도 1킬로옴이었다. 전압의 이득은, 입력이 20볼트일 때 출력은 10볼트였다. 증폭률은 오히려 0.5배로 얻어졌는데 이것은 R1의 저항이 더 컸기 때문이라고 보여 진다. 입력저항은 R1과 R2가 테브닌 등가회로에 의해 JFET소자의 입장에서 병렬로 연결되어 있으므로 29.76킬로옴이다. 이것이 입력저항이며, 출력저항은 이 실험상에서는 60킬로옴이 된다. 저항이 2배이어야 전압이 0.5배로 하강하기 때문이다. 따라서 이와 같이 계산된 등가 저항으로 직류 회로단을 고쳐서 실험하면 동일한 효과를 얻을 수 있다. 등가회로 치환방법은 다음과 같다.
Reference :　-전기전자공학개론, Giorgio Rizzoni지음, Mc Graw Hill 출판
-회로이론, Hayt지음, 강철호 역, Mc Graw Hill 출판
-대학 물리학, 청문각 출판

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