[디지털시스템(Verilog)] 32×32 Binary Multiplier 예비보고서

소개글

[디지털시스템(Verilog)] 32×32 Binary Multiplier 예비보고서에 대한 보고서 자료입니다.

목차

① Multiplier
② Multiplier 모듈의 gate level 설계에 대한 고찰
③ 32×32 Unsigned Binary Multiplier 설계
④ 32×32 Signed Binary Multiplier 설계

본문내용

R 게이트로 통과시켜 그 값을 Sel에 저장하였다.
이 Sel을 select bit으로 이용한 MUX에서, 최종 결과값인 Out이 나오게 되는 구조이다.
시뮬레이션 결과는 위와 같다.
63×77 = 4851, 77×(-63) = -4851, (-63)×(-77) = 4851, 63×0 = 0
네 종류의 연산 모두 정확하게 수행되고 있음을 알 수 있다.

키워드

디지털시스템,   Verilog,   32×32 Binary Multiplier,   Multiplier,   멀티플라이어,   Unsigned Binary Multiplier,   Signed Binary Multiplier,   디씨실험