4bit 가산기를 이용한 BCD adder

목차

4bit 가산기를 이용한 BCD adder

소스 분석

4bit가산기를 이용하지 않는 BCD 가산기

소스 분석

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소스 분석
4bit가산기를 이용하지 않고 BCD adder를 설계할 때 결과적으로 더하기를 위한 부분의 소스가 필요합니다. 그래서 실질적으로 소스를 복잡하게 만드는 것보다는 ieee. std_logic_arith.all 파일과 unsigned를 이용하여 덧셈연산을 하도록 구현하도록 목적을 세웠습니다. 그래서 우선 입력값 a,b를 더한 값을 signal temp에 저장한 후 process문을 이용하여 if문에서 9보다 클 경우 BCD 다음 저장변수에는 1을 입력하고, BCD 첫 번째 저장변수에는 6을 더하여 입력하도록 구현하였습니다. 이렇게 되면 6을 더한 첫 번째 BCD 변수 공간은 overflow가 생겨서 위에 4bit adder로 구현한 부분과 같은 결과를 얻을수 있게 됩니다.

키워드

가산기,   BCD,   VHDL,   adder