d 플립플랍 8비트레지스터

본문내용

Library IEEE;
use IEEE.std_logic_1164.all;
entity tb_reg_8 is
end tb_reg_8;
architecture tb_behave of tb_reg_8 is
signal D : std_logic_vector(7 downto 0);
signal CLK : std_logic :='1';
signal RST : std_logic;
signal Q : std_logic_vector(7 downto 0);
component reg_8
port(
D : in std_logic_vector(7 downto 0);
CLK : in std_logic;
RST : in std_logic;
Q : out std_logic_vector(7 downto 0)
);
end component;
begin
u0 : reg_8
port map(D, CLK, RST, Q);
D <= "00000000",
"00000001" after 200 ns,
"00000010" after 400 ns,
"00000011" after 600 ns;
CLK <= not CLK after 100 ns;
RST <= '1', '0' after 500 ns;
end tb_behave;
파형
《D-flip flops》
- CLK'event의 의미를 알지 못했음.
- test bench 구현 때 초기 값을 주고 매시간 클락 신호를 주는 코딩이 다소 어려웠음.
《8bit register》
- 프로세스문에서 '리셋'과 '클락 이벤트' '클락'을 if문 하나로 연결해서 모든 신호가 한꺼번에 동작 되서 오류 발생.

키워드

d 플립플랍 8비트레지스터,   성균관대학교,   플립플랍