3장 오픈컬렉터와 3상태 버터, 인버터 및 4장 가산기

소개글

3장 오픈컬렉터와 3상태 버터, 인버터 및 4장 가산기에 대한 보고서 자료입니다.

본문내용

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4. 그림 3.9 회로를 구성하고, 표 3.8에 기입하시오.
그림 3.9
PSPICE 시뮬레이션 결과
*실험결과* 표 3.8
A
B
C
D
Y
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5. 그림 3.10 회로를 구성하고, 표 3.9에 기입하시오.
6. 그림 3.11 회로를 구성하고, 표 3.10에 기입하시오.
그림 3.10 그림 3.11
PSPICE 시뮬레이션 결과
*실험결과* 표 3.9 표 3.10
G
A
Y
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G
A
Y
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7. 그림 3.12 회로는 74LS245 게이트의 한 부분 접속도이다. 표 3.11에 기입하시오.
그림 3.12
PSPICE 시뮬레이션 결과
*실험결과* 표 3.11
입력
출력
G
DIR
A
B
B
A
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실험 4. 가산기 예비 레포트
[목적]
1. 반가산기와 전가산기의 원리를 이해한다.
2. 가산기를 통하여 논리회로의 구성능력을 키운다.
3. 가산기를 이용한 가산 연산장치를 이해할 수 있도록 한다.
[기본이론]
1. 반가산기(Half Adder)
한 비트씩 두 개의 2진수를 더하는 경우 4가지 상태의 값이 나온다. 입력은 두 개의 2진수 비트로 구성되고, 출력은 이들 두 개의 비트의 합과 자리올림(carry)으로 구성된다. 이때 합을 S, 자리올림수를 C로 한다면 4가지 상태 중 1+1=10인 상태에서 자리올림수가 발생된다.(S=0, C=1).
이와 같은 과정을 수행하는 장치를 반가산기라고 하고 진리표는 다음과 같이 된다.
표 4.1에서 합(S)와 자리올림수(C)의 논리식을 구하면 다음과 같다.
S = A · B + A · B = A B
C = A · B
표 4.1 반가산기 진리표
입력
출력
A
B
S
C
0
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0
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0
1
1
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1
0
1
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따라서 반가산기의 논리회로는 다음과 같이 된다.
2. 전가산기(Full Adder)
A, B 두 입력 외에 앞단으로부터 1개의 자리올림수도 동시에 가산을 행할 수 있는 회로를 전가산기회로라 한다. 만약 A=011과 B=101을 더하는 경우를 생각해 보자.
n-1번째 자리에서 발생한 자리올림수(Cn-1)1과 A(1), B(0)의 세 수가 합해져 합 Sn은 0이 되고 다시 이 자리에서 자리올림수 (Cn)1이 발생되어 다음 자리(n+1)에 합해주어야 된다. 이러한 과정을 수행하는 장치를 전가산기라고 하고 진리표는 표 4.2와 같다.
Cn+1=1
Cn=1
Cn-1=1
0
1
1
.....A
+
1
0
1
.....B
1
0
0
0
Cn+1
Sn+1
Sn
Sn-1
표 4.2 전가산기 진리표
입력
출력
An
Bn
Cn-1
Sn
Cn
0
0
0
0
0
0
0
1
1
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0
0
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표 4.2에 의하여
Sn = An Bn Cn-1 + An Bn Cn-1 + An Bn Cn-1 + An Bn Cn-1
= An Bn Cn-1
Cn = An Bn Cn-1 + An Bn Cn-1 + An Bn Cn-1 + An Bn Cn-1
= Cn-1 (An Bn) + An Bn
따라서 전가산기의 논리회로는 다음과 같다.

키워드

실험,   반가산기,   반가산기 원리