VHDL 반가산기 결과보고서

본문내용

;
z : out STD_LOGIC);
end component;
begin
U1 : xor_gate port map (a, b, c);
U2 : and_gate port map (a, b, d);
end Behavioral;
2.3.2 출력파형
2.4 동작적 모델링
2.4.1 source
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity HA is
Port ( a : in STD_LOGIC;
b : in STD_LOGIC;
c : out STD_LOGIC;
d : out STD_LOGIC);
end HA;
architecture Behavioral of HA is
begin
process(a, b)
begin
if a = b then
c <= '0';
else
c <= '1';
end if;
if (a = '1') and (b = '1') then
d <= '1';
else
d <= '0';
end if;
end process;
end Behavioral;
2.4.2 출력파형
3. 결과 검토 및 의견
반가산기를 네가지 방식으로 구현해보았다. 게이트를 이용해 회로를 직접 그려본
schemetic, 명령어를 이용하여 손쉽게 작성할수 있는 자료흐름 모델링, 이미 구성
한 source를 불러와 상호연결시켜 하나의 프로그램을 만든 구조적 모델링, if 문을
이용해 조건을 주어 올바른 값을 찾아가도록 하는 동작적 모델링 등이 있다.
동작적 모델링을 작성할 때 component사용과 변수명 통일등 애매하고 막히는
부분이 있어서 많은 조작을 통하여 숙달을 하여야 더욱 복잡한 시스템구현에 용이
하겠다. 프로그램안에 내장되어 있는 명령어를 이용해서 짤수있는 자료흐름 모델링
이 지금 하고있는 간단한 시스템구현에 가장 빠르고 간단하겠지만 더욱 복잡한
시스템을 작성할 때에는 구조적, 동작적 모델링을 병행하는 기법이 쓰일 듯 하다.
모든 방법에서 파형을 출력할 때에는 시간차를 이용한 변수대입이 필요하다.

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VHDL,   반가산기,   결과보고서