Verilog 이용한 4Bit 가감산기 구현

소개글

Verilog 이용한 4Bit 가감산기 구현에 대한 보고서 자료입니다.

목차

1. 설계 이론
- 반가산기 & 전가산기 & 전감산기 & 4Bit 가감산기
2. 설계 과정
① 스펙작성
② 수식화
③ 기술매핑
④ 검증
-결과파형
3. 설계 결론 ( 결과 분석 및 논의)

본문내용

1. 설계 이론
i. 반가산기
- 2진수 덧셈에서 맨 오른쪽 자리를 계산할 때 사용할 수 있도록 만든 회로. 이진수의 한자리수를 연산하고, 자리올림수는 자리올림수 출력(Carry Out)에 따라 출력한다. AND, OR, NOT의 세 가지의 종류의 논리회로만 으로 구현이 가능하지만, XOR, AND의 두 종류의 논리회로로 간단히 구현이 가능하다.
ii. 전가산기
- 이진수의 한 자릿수를 연산하고, 하위의 자리올림수 입력을 포함하여 출력한다. 하위의 자리올림수 출력을 상위의 자리올림수 입력에 연결함으로써 임의의 자리수의 이진수 덧셈이 가능해진다. 하나의 전가산기는 두개의 반가산기와 하나의 OR 게이트로 구성된다.
- 3개의 입력 비트들의 합을 계산하는 조합회로이다. 전가산기는 3개의 입력과 2개의 출력으로 구성된다. X와 y로 표시된 입력 변수들은 더해질 현재 위치의 두 Bit이며, z로 표시된 세번째 입력 변수는 바로 전 위치로 부터의 Carry이다. 3개의 Bit를 더할 때 합은 0부터 3까지 나올 수 있고, 2와 3을 2진수로 표시하는 데 2개의 Digit가 요구되므로 2개의 출력이 필요하다.

키워드

Verilog,   Quartus,   4비트 가감산기,   감가산기,   VHDL,   4Bit 가감산기